JPH0513445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0513445A JPH0513445A JP16482691A JP16482691A JPH0513445A JP H0513445 A JPH0513445 A JP H0513445A JP 16482691 A JP16482691 A JP 16482691A JP 16482691 A JP16482691 A JP 16482691A JP H0513445 A JPH0513445 A JP H0513445A
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- JP
- Japan
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- recess
- film
- gate
- nitride film
- etching
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- Pending
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】ＧａＡｓＭＥＳＦＥＴなどに幅の広いリセス
と、その中にゲート下部の狭いリセスとを形成すると
き、一度の目合せで位置を決定することにより、目合せ
ずれの生じない２段リセスを形成する。 【構成】ＧａＡｓ基板１に窒化膜２を成長し、ゲート下
部を除く幅の広いリセス上のみエッチング除去する。こ
の窒化膜２をマスクとしてＧａＡｓ基板１をエッチング
し、ゲート下部以外の幅の広いリセスを形成する。つぎ
に酸化膜３を成長してからレジスト４を塗布し、窒化膜
２が露出するまでエッチバック平坦化を行なう。つぎに
窒化膜２のエッチングレートが酸化膜３のエッチングレ
ートよりも十分速くなる条件でドライエッチングを行な
い、窒化膜２を除去する。つぎにゲート部以外をレジス
ト５でマスクして、ＧａＡｓ基板１をエッチングして、
ゲート下部のリセスを形成する。
と、その中にゲート下部の狭いリセスとを形成すると
き、一度の目合せで位置を決定することにより、目合せ
ずれの生じない２段リセスを形成する。 【構成】ＧａＡｓ基板１に窒化膜２を成長し、ゲート下
部を除く幅の広いリセス上のみエッチング除去する。こ
の窒化膜２をマスクとしてＧａＡｓ基板１をエッチング
し、ゲート下部以外の幅の広いリセスを形成する。つぎ
に酸化膜３を成長してからレジスト４を塗布し、窒化膜
２が露出するまでエッチバック平坦化を行なう。つぎに
窒化膜２のエッチングレートが酸化膜３のエッチングレ
ートよりも十分速くなる条件でドライエッチングを行な
い、窒化膜２を除去する。つぎにゲート部以外をレジス
ト５でマスクして、ＧａＡｓ基板１をエッチングして、
ゲート下部のリセスを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に化合物半導体を用いたＭＥＳＦＥＴおよびＨ
ＥＭＴに関するものである。
関し、特に化合物半導体を用いたＭＥＳＦＥＴおよびＨ
ＥＭＴに関するものである。
【０００２】
【従来の技術】ＧａＡｓＭＥＳＦＥＴなどがＧａＡｓ基
板にエピタキシャル成長したＮ型チャネル層およびＮ+
型キャップ層に形成される。
板にエピタキシャル成長したＮ型チャネル層およびＮ+
型キャップ層に形成される。
【０００３】チャネル上のＮ+ 型キャップ層を除去する
ために１段目の幅の広いリセス（以下ワイドリセスと記
す）を形成する。ゲート下のＮ型チャネル層を薄くして
ＶT をコントロールするために２段目の幅の狭いリセス
を形成する。
ために１段目の幅の広いリセス（以下ワイドリセスと記
す）を形成する。ゲート下のＮ型チャネル層を薄くして
ＶT をコントロールするために２段目の幅の狭いリセス
を形成する。
【０００４】従来技術による２段リセスの形成方法につ
いて、図２（ａ）〜（ｄ）を参照して説明する。
いて、図２（ａ）〜（ｄ）を参照して説明する。
【０００５】はじめに図２（ａ）に示すように、レジス
ト６をマスクとしてＧａＡｓ基板１表面のＮ+ 型キャッ
プ層およびＮ型チャネル層（図示せず）の一部をエッチ
ングしてワイドリセスを形成する。
ト６をマスクとしてＧａＡｓ基板１表面のＮ+ 型キャッ
プ層およびＮ型チャネル層（図示せず）の一部をエッチ
ングしてワイドリセスを形成する。
【０００６】つぎに図２（ｂ）に示すように、レジスト
６を除去したのち酸化膜３を成長し、ゲート予定領域以
外を覆うレジスト７を形成する。
６を除去したのち酸化膜３を成長し、ゲート予定領域以
外を覆うレジスト７を形成する。
【０００７】つぎに図２（ｃ）に示すように、酸化膜３
をドライエッチングしてゲート開口を形成したのち、レ
ジスト７を除去する。
をドライエッチングしてゲート開口を形成したのち、レ
ジスト７を除去する。
【０００８】つぎに図２（ｄ）に示すように、酸化膜３
をマスクとしてＧａＡｓ基板１表面をエッチングしてゲ
ート下のリセスを形成して２段リセスが完成する。
をマスクとしてＧａＡｓ基板１表面をエッチングしてゲ
ート下のリセスを形成して２段リセスが完成する。
【０００９】
【発明が解決しようとする課題】従来のワイドリセスお
よびゲート下のリセスを形成する工程では、ワイドリセ
スを形成したのちゲート下のリセスを形成するための目
合せ露光を行なう。このとき目合せずれによってワイド
リセスに対するゲート下のリセスの相対位置ずれを生じ
る恐れがある。
よびゲート下のリセスを形成する工程では、ワイドリセ
スを形成したのちゲート下のリセスを形成するための目
合せ露光を行なう。このとき目合せずれによってワイド
リセスに対するゲート下のリセスの相対位置ずれを生じ
る恐れがある。
【００１０】相対位置ずれのためソース側ゲート端とソ
ース側ワイドリセス端との距離や、ドレイン側ゲート端
とドレイン側ワイドリセス端との距離が設計値とずれて
しまうという問題があった。
ース側ワイドリセス端との距離や、ドレイン側ゲート端
とドレイン側ワイドリセス端との距離が設計値とずれて
しまうという問題があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に第１の膜を堆積する
工程と、広いリセス予定領域から狭いリセス予定領域を
除く領域の前記第１の膜を選択エッチングする工程と、
前記第１の膜をマスクとして前記半導体基板の表面をエ
ッチングして狭いリセスを除く広いリセスを形成する工
程と、全面に第２の膜を堆積してからエッチバック平坦
化して前記第１の膜の表面を露出させる工程と、前記第
１の膜を除去してから狭いリセス予定領域以外を第３の
膜で覆って前記半導体基板の表面をエッチングして狭い
リセスを形成する工程とを含むものである。
造方法は、半導体基板の一主面上に第１の膜を堆積する
工程と、広いリセス予定領域から狭いリセス予定領域を
除く領域の前記第１の膜を選択エッチングする工程と、
前記第１の膜をマスクとして前記半導体基板の表面をエ
ッチングして狭いリセスを除く広いリセスを形成する工
程と、全面に第２の膜を堆積してからエッチバック平坦
化して前記第１の膜の表面を露出させる工程と、前記第
１の膜を除去してから狭いリセス予定領域以外を第３の
膜で覆って前記半導体基板の表面をエッチングして狭い
リセスを形成する工程とを含むものである。
【００１２】
【作用】１度の目合せ工程でワイドリセスおよびゲート
下のリセスの位置を決定する。異種の絶縁膜または金属
膜を組み合わせて選択エッチングすることにより、ワイ
ドリセスおよびゲート下のリセスを形成することができ
る。
下のリセスの位置を決定する。異種の絶縁膜または金属
膜を組み合わせて選択エッチングすることにより、ワイ
ドリセスおよびゲート下のリセスを形成することができ
る。
【００１３】
【実施例】本発明の一実施例について、図１（ａ）〜
（ｅ）を参照して説明する。
（ｅ）を参照して説明する。
【００１４】はじめに図１（ａ）に示すように、Ｎ型チ
ャネル層およびＮ+ 型キャップ層が形成されたＧａＡｓ
基板１上に厚さ５０００Ａの窒化膜２を成長し、レジス
ト（図示せず）をマスクとしてゲート部以外のチャネル
上の窒化膜２を選択エッチングする。
ャネル層およびＮ+ 型キャップ層が形成されたＧａＡｓ
基板１上に厚さ５０００Ａの窒化膜２を成長し、レジス
ト（図示せず）をマスクとしてゲート部以外のチャネル
上の窒化膜２を選択エッチングする。
【００１５】つぎに図１（ｂ）に示すように、窒化膜２
をマスクとしてＧａＡｓ基板１表面をエッチングして、
Ｎ+ 型キャップ層が除去されＮ型チャネル層が所望の厚
さになるまでエッチングしてワイドリセスを形成する。
つぎにエッチングされたＧａＡｓ基板１上から窒化膜３
表面までの高さを越える厚さの酸化膜３を成長させる。
その上にレジスト４を塗布して表面を平坦化させる。
をマスクとしてＧａＡｓ基板１表面をエッチングして、
Ｎ+ 型キャップ層が除去されＮ型チャネル層が所望の厚
さになるまでエッチングしてワイドリセスを形成する。
つぎにエッチングされたＧａＡｓ基板１上から窒化膜３
表面までの高さを越える厚さの酸化膜３を成長させる。
その上にレジスト４を塗布して表面を平坦化させる。
【００１６】つぎに図１（ｃ）に示すように、レジスト
４と酸化膜３のエッチングレートが等しくなる条件で窒
化膜２が露出するまでエッチバックを行なう。
４と酸化膜３のエッチングレートが等しくなる条件で窒
化膜２が露出するまでエッチバックを行なう。
【００１７】つぎに図１（ｄ）に示すように、窒化膜２
のエッチングレートが酸化膜３のエッチングレートより
も十分大きくなる条件でドライエッチングを行ない、窒
化膜２を除去する。
のエッチングレートが酸化膜３のエッチングレートより
も十分大きくなる条件でドライエッチングを行ない、窒
化膜２を除去する。
【００１８】このときのエッチング条件としては、バレ
ル型プラズマエッチング装置でＳｉＦ4 ＋２％Ｏ2 ガス
を用い、全ガス圧０．３〜１Ｔｏｒｒで酸化膜のエッチ
ングレートに対する窒化膜のエッチングレート（選択
比）は３０〜∞（無限大）となるので、この範囲から選
択する。
ル型プラズマエッチング装置でＳｉＦ4 ＋２％Ｏ2 ガス
を用い、全ガス圧０．３〜１Ｔｏｒｒで酸化膜のエッチ
ングレートに対する窒化膜のエッチングレート（選択
比）は３０〜∞（無限大）となるので、この範囲から選
択する。
【００１９】つぎにゲート部以外のＧａＡｓ基板１をレ
ジスト５でマスクする。
ジスト５でマスクする。
【００２０】つぎに図１（ｅ）に示すように、ＧａＡｓ
基板１のゲート部のＮ型チャネル層が所望の厚さになる
までエッチングしてゲート下部のリセスを形成する。
基板１のゲート部のＮ型チャネル層が所望の厚さになる
までエッチングしてゲート下部のリセスを形成する。
【００２１】
【発明の効果】１度の目合せ露光でワイドリセスおよび
ゲート下部のリセスの位置を決定する。さらに絶縁膜ま
たは金属膜のエッチングレートの差を利用して自己整合
的に２つのリセスを形成する。
ゲート下部のリセスの位置を決定する。さらに絶縁膜ま
たは金属膜のエッチングレートの差を利用して自己整合
的に２つのリセスを形成する。
【００２２】その結果、目ずれの生じる余地がなくなっ
た。ソース側ゲート端とソース側ワイドリセス端との距
離や、ドレイン側ゲート端とドレイン側ワイドリセス端
との距離をマスク寸法のみで決定できるという効果があ
る。
た。ソース側ゲート端とソース側ワイドリセス端との距
離や、ドレイン側ゲート端とドレイン側ワイドリセス端
との距離をマスク寸法のみで決定できるという効果があ
る。
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】従来技術による２段リセスを形成する工程を示
す断面図である。
す断面図である。
１ ＧａＡｓ基板 ２ 窒化膜 ３ 酸化膜 ４，５，６，７ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｊ 7353−4Ｍ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板の一主面上に第１の膜を堆積
する工程と、広いリセス予定領域から狭いリセス予定領
域を除く領域の前記第１の膜を選択エッチングする工程
と、前記第１の膜をマスクとして前記半導体基板の表面
をエッチングして狭いリセスを除く広いリセスを形成す
る工程と、全面に第２の膜を堆積してからエッチバック
平坦化して前記第１の膜の表面を露出させる工程と、前
記第１の膜を除去してから狭いリセス予定領域以外を第
３の膜で覆って前記半導体基板の表面をエッチングして
狭いリセスを形成する工程とを含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16482691A JPH0513445A (ja) | 1991-07-05 | 1991-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16482691A JPH0513445A (ja) | 1991-07-05 | 1991-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513445A true JPH0513445A (ja) | 1993-01-22 |
Family
ID=15800657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16482691A Pending JPH0513445A (ja) | 1991-07-05 | 1991-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534452A (en) * | 1994-10-11 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Method for producing semiconductor device |
-
1991
- 1991-07-05 JP JP16482691A patent/JPH0513445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534452A (en) * | 1994-10-11 | 1996-07-09 | Mitsubishi Denki Kabushiki Kaisha | Method for producing semiconductor device |
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