JPH05134623A

JPH05134623A - 表示制御装置

Info

Publication number: JPH05134623A
Application number: JP28083191A
Authority: JP
Inventors: Tomohisa Ishikawa; 智久石川
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-05-28

Abstract

(57)【要約】【目的】表示用ドライバ回路とＣＰＵとでメモリを共
有し、表示専用のメモリを削減することを目的とする。【構成】表示装置１０において、ＣＰＵ１１は、ＲＯ
Ｍ１２やＲＡＭ１３をアクセスして、ＲＡＭ１３に表示
データを生成し、ＲＡＭ１３に記憶する。ＣＰＵ１１
は、ＲＯＭ１２やＲＡＭ１３をアクセスするとき、チッ
プイネーブル信号ＣＥやアウトプットイネーブル信号Ｏ
Ｅを出力する。メモリ未使用状態検出回路１４は、これ
らの信号に基づきＣＰＵ１１がＲＯＭ１２及びＡＭ１３
のいずれをもアクセスしていないことを検出すると、ゲ
ート信号ＧをＬＣＤコントローラ１５に出力するととも
に、アドレスバスＡＢＵＳの開閉制御を行う。ＬＣＤコ
ントローラ１５は、ゲート信号Ｇが入力されると、ＲＡ
Ｍ１３にアドレス信号を出力してＲＡＭ１３から表示デ
ータを読み出し、ＬＣＤドライバ１６にセットする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳細には、表示用のドライバ回路とＣＰＵ（Central Pr
ocessing Unit)とでメモリを共有可能とした表示制御装
置に関する。

【０００２】

【従来の技術】従来の表示装置、特に、液晶を使用した
表示装置等しては、例えば、図７に示すようなものがあ
る。図７において、表示装置１は、ＣＰＵ２、ＲＯＭ
（Read Only Memory)３、ＲＡＭ（Random Access Memor
y)４、ＬＣＤ（Liquid CrystalDisplay）コントローラ
５、ＬＣＤドライバ６、表示用ＲＡＭ７及びＬＣＤパネ
ル８等を備えており、ＲＯＭ３内には、種々のプログラ
ムやシステムデータ等の固定データ等が記憶されてい
る。ＣＰＵ２は、ＲＯＭ３内のプログラムに従って動作
し、ＲＯＭ３内のデータをＲＡＭ４をワークメモリとし
て使用してデータ処理する。ＣＰＵ２は、このデータ処
理により表示用画素データを作成してＲＡＭ４に記憶
し、ＲＡＭ４からＬＣＤコントローラ５に転送する。Ｌ
ＣＤコントローラ５は、転送されてきた表示用画素デー
タを表示用ＲＡＭに転送し、アドレス指定して所定アド
レスに記憶させる。ＬＣＤコントローラ５は、ＬＣＤド
ライバ６が必要とするライン同期信号に合せて表示用Ｒ
ＡＭ７のアドレスを制御し、表示用ＲＡＭ７からＬＣＤ
ドライバ６に表示用画素データを転送するとともに、ラ
イン同期信号及びセット信号を出力して、セットさせ
る。ＬＣＤドライバ６は、セットされた表示用画素デー
タをライン同期信号に同期してセグメント信号として出
力し、また、コモン信号を出力する。ＬＣＤパネル８
は、所定ドット、例えば、８×８のマトリックス状に画
素が配列されており、コモン波形信号で指定された行の
画素がセグメント信号によりその駆動が制御される。こ
のように、従来の表示装置１では、ＣＰＵ２によりＲＡ
Ｍ４に生成された表示用画素データをＬＣＤコントロー
ラ５を介して、一旦表示用ＲＡＭ７に転送して記憶し、
ＬＣＤコントローラ５がライン同期信号をＬＣＤドライ
バ６に出力するとともに、表示用ＲＡＭ７から表示用画
素データを読み出してＬＣＤドライバ６にセットするこ
とより、ＬＣＤパネル８の各画素の駆動を制御してい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の表示装置にあっては、ＣＰＵがＲＡＭに生成
した表示用画素データを表示専用のＲＡＭに転送し、こ
の表示専用のＲＡＭから表示用画素データを読み出して
表示用ドライバを駆動させていたため、表示専用のＲＡ
Ｍを必要とし、コストが高くなるという問題があった。
特に、表示画面が大型化してきた今日、ドライバ等に内
蔵するには、表示専用のＲＡＭが大きすぎ、また外付け
にするには、製品化されているＲＡＭの容量からして表
示専用に使用するには無駄があり、コストが高くつく。
すなわち、電子手帳等の小型表示機器のように、１００
から２００００ドットの画素の表示を行うのには、通常
９Ｋビット程度のＲＡＭが必要であるが、この程度のＲ
ＡＭをドライバに内蔵するには、大きすぎて、チップの
コストが上がり表示装置が高価なものとなる。また、通
常製品化されているＳ−ＲＡＭでは、最小容量のもので
も６４Ｋビットであり、表示専用ＲＡＭとして必要な９
Ｋビットに対して大きすぎ、無駄が発生して、コストが
高く付く。そこで、本発明は、表示専用のＲＡＭを設け
ず、ＣＰＵのワークメモリを表示用ＲＡＭと兼用するこ
とにより、コストの低減と小型化を図ることを目的とし
ている。

【０００４】

【課題を解決するための手段】本発明は、読み出し書き
込み可能な記憶手段と、予め定められたアルゴリズムに
従って種々の処理を行って表示データを作成及び変更す
るとともに、上記記憶手段のアドレスを指定して該表示
データの読み出し書き込みを行う制御手段と、表示手段
と、この表示手段を供給される上記表示データに基づい
て駆動するドライバ手段と、上記制御手段による上記記
憶手段への書き込み及び読み出し動作が行われていない
ことを検出するメモリ未使用状態検出手段と、このメモ
リ未使用状態検出手段が上記読み出し書き込み動作が行
われていないことを検出したときに、上記記憶手段に記
憶されている表示データを読み出すための表示用アドレ
スを上記記憶手段に供給するとともに、該読み出された
表示用データを上記ドライバ手段に書き込み制御させる
表示制御手段と、を備えたことを特徴としている。

【０００５】

【作用】本発明によれば、表示を行う表示手段は、ドラ
イバ手段により駆動される。このドライバ手段は、表示
内容を示す表示データに基づいて駆動信号を発生するこ
とにより表示手段を駆動し、この表示データは、記憶手
段に記憶されている。記憶手段は、ワークメモリとして
制御手段により利用される。すなわち、制御手段は、記
憶手段をワークメモリとして利用して種々の処理を行う
とともに、該記憶手段に記憶する表示データの作成や変
更を制御し、表示データをこの記憶手段の指定されたア
ドレスに記憶させる。そして制御手段による記憶手段へ
の書き込み動作及び読み出し動作が行われているかどう
か、をメモリ未使用状態検出手段により検出する。この
メモリ未使用状態検出手段が、前記制御手段が前記記憶
手段への書き込み動作および読み出し動作のいずれをも
行っていないことを検出すると、表示制御手段が、記憶
手段に記憶されている表示データをドライバ回路へ供給
するための表示用アドレスを記憶手段に出力するととも
に、ドライバ回路に該記憶手段から読み出した表示用デ
ータを書き込むための書き込み制御を行う。したがっ
て、記憶手段を制御手段のワークメモリと表示データを
記憶用として兼用することができ、従来、ドライバ手段
側に設けていた表示専用のＲＡＭを削除することができ
る。その結果、コストを低減することができる。また、
表示制御手段が、制御手段が記憶手段をアクセスしてい
ないときを利用して、記憶手段からドライバ回路に表示
処理データを転送することができ、制御手段のドライバ
手段に表示データを転送する処理動作を減らして、制御
手段自体の負担を軽減することができる。

【０００６】

【実施例】以下、本発明を実施例に基づいて具体的に説
明する。図１〜図６は、本発明の表示制御装置の適用さ
れた表示装置１０の一実施例を示す図であり、表示装置
１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、メモリ
未使用状態検出回路１４、ＬＣＤコントローラ１５、Ｌ
ＣＤドライバ１６及びＬＣＤパネル１７等を備えてい
る。

【０００７】ＲＯＭ１２は、表示装置１で必要とする種
々のプログラムを記憶し、またシステムデータ等の固定
データ等を記憶している。ＣＰＵ（制御手段）１１は、
ＲＡＭ（記憶手段）１３をワークメモリとして使用して
データ処理し、ＲＯＭ１２内のプログラムに従って表示
装置１の各部を制御して表示装置としての処理を行う。
ＣＰＵ１１は、特に、ＲＡＭ１３を使用してＬＣＤパネ
ル１７に表示させるためのデータ（以下、表示データ）
を作成して、ＲＡＭ１３に格納する。この表示データ
は、ＣＰＵ１１がＲＯＭ１２のテーブルを参照して、キ
ャラクタデータ等をドットデータ（画素データ）に変換
することにより生成される。例えば、後述する図６に示
すように、８×８ドットのマトリックスで構成する場
合、１０進数の”５”は、ライン１の表示データとし
て、「０１１１１１１０」、ライン２の表示データとし
て、「０１００００００」、・・・・ライン８の表示デ
ータとして、「００００００００」に変換・生成され
る。

【０００８】このように、ＲＡＭ１３には、表示データ
の記憶領域を有しており、データ処理して生成した表示
データをこの表示データ記憶領域に記憶する。このＣＰ
Ｕ１１によるＲＡＭ１３やＲＯＭ１２へのデータの書き
込み及び読み出しは、周知のように、ＣＰＵ１１が、Ｒ
ＯＭ１２やＲＡＭ１３へチップイネーブル信号ＣＥ１、
ＣＥ２を出力してＲＯＭ１２やＲＡＭ１３を有効状態と
し、アウトプットイネーブル信号ＯＥをＲＯＭ１２の端
子ＯＥ１あるいはＲＡＭ１３の端子ＯＥ２に出力して、
出力可能状態とすることにより行う。ここで、チップイ
ネーブル信号ＣＥ１は、ＲＯＭ１２用のチップイネーブ
ル信号であり、チップイネーブル信号ＣＥ２は、ＲＡＭ
１３用のチップイネーブル信号である。ＣＰＵ１１は、
このチップイネーブル信号ＣＥ１、ＣＥ２のうちＲＡＭ
１３を有効にするチップイネーブル信号ＣＥ２について
は、直接ＲＡＭ１３に出力せず、後述するメモリ未使用
状態検出回路１４を介して出力し、またアウトプットイ
ネーブル信号ＯＥについても、ＲＡＭ１３へは直接出力
せず、メモリ未使用状態検出回路１４を介して出力す
る。ＣＰＵ１１は、この状態でアドレスデータＡｎをア
ドレスバスＡＢＵＳを介してＲＯＭ１２及びＲＡＭ１３
へ出力し、ＲＯＭ１２やＲＡＭ１３から対応するアドレ
スのデータを読み出し、また、ＲＡＭ１３に対しては、
ライトイネーブル信号ＷＥを出力して、対応するアドレ
スにデータを書き込む。このアドレスバスＡＢＵＳのＣ
ＰＵ１１の出力部分には、３ステートバッファ１８が設
けられており、３ステートバッファ１８を開閉すること
によりＣＰＵ１１からのアドレスデータＡｎのＲＯＭ１
２及びＲＡＭ１３への出力を可能とし、また禁止する。
また、アドレスバスＡＢＵＳは、ＬＣＤコントローラ１
５にも接続されており、後述するように、ＬＣＤコント
ローラ１５は、このアドレスバスＡＢＵＳを使用してア
ドレスデータをＲＡＭ１３に出力する。このアドレスバ
スＡＢＵＳのＬＣＤコントローラ１５からの出力部分に
も、３ステートバッファ１９が設けられており、この３
ステートバッファ１９を開閉することにより、ＬＣＤコ
ントローラ１５からＲＡＭ１３へのアドレスデータの出
力を可能とし、また禁止する。

【０００９】ＣＰＵ１１の出力するチップイネーブル信
号ＣＥ１、ＣＥ２及びアウトプットイネーブル信号ＯＥ
１、ＯＥ２は、上述のように、メモリ未使用状態検出回
路１４にも入力されており、メモリ未使用状態検出回路
１４は、ＣＰＵ１１から入力されるチップイネーブル信
号ＣＥ１、ＣＥ２及びアウトプットイネーブル信号ＯＥ
によりＣＰＵ１１がＲＯＭ１２及びＲＡＭ１３を使用し
ているかどうかを検出して、ＲＡＭ１３にチップイネー
ブル信号ＣＥ２Ｂ及びアウトプットイネーブル信号ＯＥ
２Ｂを出力するとともに、ゲート信号Ｇを出力する。す
なわち、メモリ未使用状態検出回路１４は、図２に示す
ように構成されており、ＮＯＲ回路２１、ＯＲ回路２
２、２３を備えている。ＮＯＲ回路２１には、ＣＰＵ１
１からのチップイネーブル信号ＣＥ１及びチップイネー
ブル信号ＣＥ２が入力されており、チップイネーブル信
号ＣＥ２は、ＯＲ回路２３にも入力されている。ＮＯＲ
回路２１は、図３に示すように、チップイネーブル信号
ＣＥ１、ＣＥ２のいずれもが入力されていないときにの
み、”１”のゲート信号Ｇを出力し、チップイネーブル
信号ＣＥ１、ＣＥ２のいずれかが入力されているときに
は、”０”のゲート信号Ｇを出力する。このゲート信号
Ｇは、ＯＲ回路２２及びＯＲ回路２３にも入力されてお
り、ＯＲ回路２２には、さらにＣＰＵ１１からのアウト
プットイネーブル信号ＯＥが入力されている。したがっ
て、図３に示すように、ＯＲ回路２２は、チップイネー
ブル信号ＣＥ１、ＣＥ２のいずれもが入力されていない
とき、及びアウトプットイネーブル信号ＯＥが入力され
ているときに、アウトプットイネーブル信号ＯＥ２Ｂを
出力し、また、ＯＲ回路２３は、チップイネーブル信号
ＣＥ１、ＣＥ２のいずれもが入力されていないとき、及
びチップイネーブル信号ＣＥ２が入力されているとき
に、チップイネーブル信号ＣＥ２Ｂを出力する。メモリ
未使用状態検出回路１４は、上記ゲート信号Ｇを３ステ
ートバッファ１９及びＬＣＤコントローラ１５に出力す
るとともに、インバータ２０を介して３ステートバッフ
ァ１８に出力し、チップイネーブル信号ＣＥ２Ｂ及びア
ウトプットイネーブル信号ＯＥ２ＢをＲＡＭ１３に出力
する。

【００１０】３ステートバッファ１８、１９は、”１”
のゲート信号Ｇが入力されると、アドレスバスＡＢＵＳ
を開き、”０”のゲート信号Ｇが入力されると、アドレ
スバスＡＢＵＳを閉じる。いま３ステートバッファ１８
には、インバータ２０を介してゲート信号Ｇが入力され
ているため、ゲート信号Ｇが”１”のときには、３ステ
ートバッファ１８が閉じて、３ステートバッファ１９が
開く。またゲート信号Ｇが”０”のときには、３ステー
トバッファ１８が開いて、３ステートバッファ１９が閉
じる。

【００１１】ＬＣＤコントローラ１５は、図４に示すよ
うに構成されており、ＡＮＤ回路３１、ディレイ素子３
２、インバータ３３、ＮＯＲ回路３４、ライン周期発生
回路３５、ＲＳフリップフロップ３６及びアドレスカウ
ンタ３７等を備えている。ＬＣＤコントローラ１５に
は、上記メモリ未使用状態検出回路１４からのゲート信
号Ｇが入力されており、このゲート信号Ｇは、ＬＣＤコ
ントローラ１５のＡＮＤ回路３１に入力されている。Ａ
ＮＤ回路１５には、さらにライン周期発生回路３５の出
力するＳ信号及びＲＳフリップフロップ３６のＱ出力が
入力されており、ＡＮＤ回路３１は、各入力が”１”の
とき、”１”となるセット信号ＳＥＴを出力する。この
セット信号ＳＥＴは、アドレスカウンタ３７のアップク
ロック端子に入力されており、さらにディレイ素子３２
及びＮＯＲ回路３４に入力されている。ライン周期発生
回路３５は、発振器や分周回路等を備えており、図５に
示すように、基本クロックとなるＳ信号、ライン周期を
決定するライン周期信号ＬＰ及びライン周期信号ＬＰの
変化時に発生するＬＳ信号を出力する。ライン周期発生
回路３５は、Ｓ信号を、上述のように、ＡＮＤ回路３１
に出力し、ＬＳ信号をＲＳフリップフロップ３６のセッ
トＳ端子に出力する。アドレスカウンタ３７は、アップ
クロック端子にセット信号ＳＥＴが入力される毎に、ア
ドレスをカウントアップして、アドレス信号ＡＬを出力
する。ディレイ素子３２は、セット信号ＳＥＴを所定時
間ｔだけ遅延させて遅延信号Ｓ２としてインバータ３３
を介してＮＯＲ回路３４に出力し、ＮＯＲ回路３４に
は、さらにセット信号ＳＥＴが入力されている。したが
って、図５からも分るように、ＮＯＲ回路３４は、セッ
ト信号ＳＥＴの立ち下がりから遅延信号Ｓ２が立ち下が
るまでの間、すなわち遅延素子３２で遅延された時間ｔ
だけ、リセット信号ＲＳＴをＲＳフリップフロップ３６
に出力する。このＲＳフリップフロップ３６は、セット
優先であり、セット信号である信号ＬＳが入力されてい
るときにリセット信号ＲＳＴが入力されてもリセットさ
れず、Ｑ出力は変化しない。上記ライン周期発生回路３
５の出力するライン周期信号ＬＰ及びＡＮＤ回路３１の
出力するセット信号ＳＥＴは、ＬＣＤドライバ１６に入
力される。

【００１２】したがって、ＬＣＤコントローラ１５は、
内蔵するライン周期発生回路３５の発生する各信号Ｓ、
ＬＳ、ＬＰ及びメモリ未使用状態検出回路１４から入力
されるゲート信号Ｇに基づいて、ＲＡＭ１３にアドレス
信号ＡＬを出力するとともに、ＬＣＤドライバ１６にラ
イン周期信号ＬＰ及びセット信号ＳＥＴを出力する。ま
た、ＬＣＤコントローラ１５は、ライン周期信号ＬＰの
変化時に発生する信号ＬＳによりセットされるＲＳフリ
ップフロップ３６の出力に基づいてセット信号ＳＥＴの
発生を規制しているため、１ライン周期にゲート信号Ｇ
が１回”１”になるサイクル、すなわち１ライン周期内
ではじめてタイミングＴ３が発生したときのみ、セット
信号ＳＥＴを出力する。したがって、ＬＣＤコントロー
ラ１５は、１ライン周期毎にアドレスカウンタ３７のア
ドレスの値を１つずつカウントアップし、アドレス信号
ＡＬをＲＡＭ１３に出力する。

【００１３】このように、上記メモリ未使用状態検出回
路１４及びＬＣＤコントローラ１５は、全体として、制
御手段であるＣＰＵ１１が記憶手段であるＲＡＭ１３へ
の書込動作及び読み出し動作の何れをも行なっていない
とき、ＣＰＵ１１からＲＡＭ１３へのアドレスバスＡＢ
ＵＳを閉塞し、ＲＡＭ１３に記憶されている表示データ
をＬＣＤドライバ回路１６へ供給するための表示アドレ
スを記憶手段に出力するとともに、ＬＣＤドライバ回路
１６にＲＡＭ１３から読み出した表示データを書込むた
めの書込制御を行なう表示制御手段として機能する。

【００１４】ＬＣＤドライバ（ドライバ回路）１６は、
コモン信号及びセグメントデータをＬＣＤパネル１７に
出力し、ＬＣＤパネル１７の駆動を制御して、ＬＣＤパ
ネル１７に表示を行わせる。すなわち、ＬＣＤドライバ
１６には、ＲＡＭ１３から読み出された表示データＤｎ
が入力され、また、上述のようにＬＣＤコントローラ１
５からライン周期信号ＬＰ及びセット信号ＳＥＴが入力
される。ＬＣＤドライバ１６は、セット信号ＳＥＴが”
１”になると、入力されている表示データを取り込み、
その表示データに基づいてセグメントデータを出力す
る。またＬＣＤドライバ１６は、ＬＣＤコントローラ１
５からライン周期信号ＬＰが入力されると、コモン信号
をＬＣＤパネルに出力するとともに、セグメントデータ
を切り換える。

【００１５】ＬＣＤパネル（表示素子）１７は、図６に
示すように、例えば、８×８ドットの画素がマトリック
ス状に配設されており、ライン毎に駆動されて、データ
を表示する。なお図６では、○印が点灯画素を示してい
る。表示パネル１７は、ＬＣＤドライバ１６から入力さ
れるコモン信号によりその駆動ラインが制御され、その
駆動ラインに対して与えられたセグメントデータに対応
した画素が点灯する。

【００１６】次に作用について説明する。本実施例で
は、ＲＡＭ１３をＣＰＵ１１のワークメモリと表示デー
タの記憶用メモリとして共有し、ＣＰＵ１１が、ＲＡＭ
１３やＲＯＭ１２にアクセスしていないとき、すなわ
ち、演算処理等を行っており、アドレスバスＡＢＵＳを
使用していないときに、表示データをＲＡＭ１３から読
み出してＬＣＤドライバ１６に転送するところにその特
徴がある。

【００１７】以下、図３及び図５のタイミングチャート
に基づいてその動作を説明する。ＣＰＵ１１によるＲＯ
Ｍ１２及びＲＡＭ１３の使用状況の判断は、メモリ未使
用状態検出回路１４が行う。

【００１８】いま、ＣＰＵ１１がＲＯＭ１２にアクセス
して、ＲＯＭ１２からデータやプログラムを読み出して
いるタイミングをＴ１、ＣＰＵ１２がＲＡＭ１３にアク
セスして、ＲＡＭ１３からデータを読み出したり、ＲＡ
Ｍ１３にデータを書き込んだりしているタイミングをＴ
２、ＣＰＵ１１がＲＯＭ１２にも、またＲＡＭ１３にも
アクセスしていないタイミングをＴ３とすると、Ｔ１タ
イミング及びＴ２タイミングでは、図３に示すように、
ＣＰＵ１１は、チップイネーブル信号ＣＥ１、ＣＥ２、
アウトプットイネーブル信号ＯＥあるいはライトイネー
ブル信号ＷＥを出力する。ＣＰＵ１１は、このタイミン
グＴ１及びタイミングＴ２を利用してＲＡＭ１３に表示
データの生成を行い、生成した表示データをＲＡＭ１３
の表示データ記憶領域、例えば、図６に示すように、Ｌ
ＣＤパネル１７が８×８ドットであるとすると、アドレ
ス００〜０７番地に格納する。

【００１９】ＣＰＵ１１が出力するチップイネーブル信
号ＣＥ１及びアウトプットイネーブル信号ＯＥは、図１
及び図２から分るように、メモリ未使用状態検出回路１
４にも入力され、ＣＰＵ１１が出力するチップイネーブ
ル信号ＣＥ２は、メモリ未使用状態検出回路１４にのみ
入力されている。

【００２０】メモリ未使用状態検出回路１４は、ＣＰＵ
１１からチップイネーブル信号ＣＥ２やアウトプットイ
ネーブル信号ＯＥが入力されると、ゲート信号Ｇを”
０”とするとともに、図３に示すように、チップイネー
ブル信号ＣＥ２をチップイネーブル信号ＣＥ２Ｂとし
て、またアウトプットイネーブル信号ＯＥをアウトプッ
トイネーブル信号ＯＥ２ＢとしてＲＡＭ１３に出力す
る。このように、メモリ未使用状態検出回路１４が”
０”のゲート信号Ｇを出力することにより、３ステート
バッファ１８がＣＰＵ１１からのアドレスバスＡＢＵＳ
を開き、３ステートバッファ１９がＬＣＤコントローラ
１５からのアドレスバスＡＢＵＳを閉じる。したがっ
て、ＣＰＵ１１は、ＲＡＭ１３をアクセスして、データ
の書き込みや読み出しを行うことができる。

【００２１】また、メモリ未使用状態検出回路１４は、
ＣＰＵ１１からチップイネーブル信号ＣＥ１、ＣＥ２の
いずれもが入力されていないときには、ＣＰＵ１１がＲ
ＯＭ１２及びＲＡＭ１３のいずれをも使用していない、
すなわち未使用状態であると判断して、図３に示すよう
に、”１”のゲート信号Ｇを、３ステートバッファ１９
及びＬＣＤコントローラ１５に出力するとともに、イン
バータ２０を介して３ステートバッファ１８に出力す
る。このゲート信号Ｇにより３ステートバッファ１８が
ＣＰＵ１１からのアドレスバスＡＢＵＳを閉じ、３ステ
ートバッファ１９がＬＣＤコントローラ１５からのアド
レスバスＡＢＵＳを開く。このとき、メモリ未使用状態
検出回路１４は、図３に示すように、チップイネーブル
信号ＣＥ２Ｂ及びアウトプットイネーブル信号ＯＥ２Ｂ
をＲＡＭ１３に出力し、ＲＡＭ１３を有効にするととも
に、ＬＣＤ１５からのアドレス指定によりデータの読み
取りを可能にしている。

【００２２】上述のように、ＬＣＤコントローラ１５か
らのアドレスバスＡＢＵＳが開かれた状態で、ＬＣＤコ
ントローラ１５にゲート信号Ｇが入力されると、ＬＣＤ
コントローラ１５は、ＬＣＤドライバ１６にセット信号
ＳＥＴを出力するとともに、ＲＡＭ１３にアドレス信号
ＡＬを出力し、ＲＡＭ１３の表示データをＬＣＤドライ
バ１６に転送してセットする。

【００２３】ＬＣＤコントローラ１５は、所定のライン
周期毎にライン周期信号ＬＰをＬＣＤドライバ１６に出
力している。このライン周期、すなわちライン周期信号
ＬＰを出力するタイミングは、実際にはＣＰＵ１１の処
理サイクルに較べて非常に長いものであるが、いま、図
５に示すように、説明を簡単にするために、ＣＰＵ１１
の３処理サイクル毎に１回、ライン周期信号ＬＰを出力
するものとすると、ＣＰＵ１１の３処理サイクルに少な
くとも１回、ＲＯＭ１２及びＲＡＭ１３のいずれをもア
クセスしないタイミングが発生すれば、ＲＡＭ１３から
ＬＣＤドライバ１６に表示データを転送することができ
る。なお、図５では、上記ＣＰＵ１１がＲＯＭ１２ある
いはＲＡＭ１３をアクセスしているタイミングＴ１、Ｔ
２をタイミングＴとして表示している。

【００２４】いま、図５に示すように、サイクル１で
は、ＣＰＵ１１がＲＯＭ１２あるいはＲＡＭ１３をアク
セスしているタイミングであり、このタイミングで、Ｒ
ＡＭ１３のアドレス００〜０７に表示データを格納し終
わったものとする。

【００２５】次に、サイクル２でＣＰＵ１１がＲＯＭ１
２及びＲＡＭ１３のいずれにもアクセスしないタイミン
グＴ３が発生し、メモリ未使用状態検出回路１４からゲ
ート信号Ｇが入力されると、ＬＣＤコントローラ１５
は、アドレスバスＡＢＵＳを専有し、ＲＡＭ１３にアド
レス００を指定するアドレス信号ＡＬを出力する。ま
た、ＬＣＤコントローラ１５は、次の信号Ｓのタイミン
グでセット信号ＳＥＴをＬＣＤドライバ１６に出力す
る。このとき、上述のように、ＲＡＭ１３には、メモリ
未使用状態検出回路１４からチップイネーブル信号ＣＥ
２Ｂ及びアウトプットイネーブル信号ＯＥ２Ｂが出力さ
れているため、ＲＡＭ１３のアドレス００のデータが読
み出されて、データバスを介してＬＣＤドライバ１６に
転送される。したがって、ＬＣＤコントローラ１５から
出力されたセット信号ＳＥＴによってＬＣＤドライバ１
６に１ライン分の表示データ（画素データ）がセットさ
れる。また、このとき、セット信号ＳＥＴによりアドレ
スカウンタ３７（図４参照）がカウントアップされ、ア
ドレス信号ＡＬのアドレス値が、００から０１に変化す
る。この様にＬＣＤドライバ１６に表示データがセット
されると、ＬＣＤドライバ１６は、その表示データとラ
イン周期信号ＬＰに従ってコモン信号及びセグメントデ
ータをＬＣＤパネル１７に出力する。したがって、ＬＣ
Ｄパネル１７の１ライン分の画素が駆動され、１ライン
分の表示が、図６に示すように行われる。

【００２６】次に、サイクル３は、Ｔ３のタイミングで
あるが、このサイクル３では、セット信号ＳＥＴが発生
せず、ＬＣＤドライバ１６のデータのセットは行われ
ず、またアドレス信号ＡＬのアドレス値の変更も行われ
ない。すなわち、サイクル３では、メモリ未使用状態検
出回路１４が、”１”のゲート信号Ｇを出力し、ＬＣＤ
コントローラ１５がＲＡＭ１３を制御するが、ＬＣＤコ
ントローラ１５は、上述のように、本実施例では、ＣＰ
Ｕ１１の３サイクルに１回しかセット信号ＳＥＴを出力
しないため、サイクル３では、ＬＣＤドライバ１６への
データのセットは行われない。また、このときＬＣＤコ
ントローラ１５の出力するアドレス信号ＡＬのアドレス
値も変化しない。

【００２７】サイクル４及びサイクル５では、Ｔのタイ
ミングであり、ＣＰＵ１１によりＲＯＭ１２あるいはＲ
ＡＭ１３がアクセスされている。

【００２８】サイクル６では、Ｔ３のタイミングであ
り、上述のように、ＬＣＤコントローラ１５によりＲＡ
Ｍ１３を制御する。したがって、上記同様に、ＬＣＤ１
５は、セット信号ＳＥＴを出力し、ＲＡＭ１３のアドレ
ス０１のデータをＬＣＤドライバ１６にセットする。こ
のとき、リセット信号ＲＳＴが出力されるが、ＲＳフリ
ップフロップ３６は、上述のように、セット優先であ
り、ＬＳ信号が先にセット端子Ｓに入力されているた
め、ＲＳフリップフロップ３６のＱ出力は、”１”のま
まである。また、ＬＣＤコントローラ１５は、セット信
号ＳＥＴにより、アドレスカウンタ３７をカウントアッ
プし、アドレス信号ＡＬのアドレス値は、０１から０２
に変化する。このようにＬＣＤドライバ１６に表示デー
タがセットされることにより、ＬＣＤパネル１７の次ラ
インの駆動が行われて、図６に示すように、表示が行わ
れる。

【００２９】この状態で、サイクル７に進むと、サイク
ル７では、Ｔ３タイミングであり、同様に、ＬＣＤコン
トローラ１５がセット信号ＳＥＴを出力し、ＲＡＭ１３
のアドレス０２のデータをＬＣＤドライバ１６にセット
する。このとき、同様に、アドレスカウンタ３７のアド
レスをカウントアップして、０２から０３に変更し、ま
たリセット信号ＲＳＴによりＲＳフリップフロップ３６
をリセットしてＱ出力を”０”に変更する。ＬＣＤドラ
イバ１６に表示データがセットされることにより、ＬＣ
Ｄパネル１７の次ラインの表示が行われる。

【００３０】以下、同様に、実施例では、ＣＰＵ１１の
３サイクルに少なくとも１回ＣＰＵ１１がＲＯＭ１２及
びＲＡＭ１３の何れをもアクセスしないタイミングが発
生すると、このタイミングにＬＣＤコントローラ１５が
ＲＡＭ１３をアクセスして、ＲＡＭ１３から表示データ
を読み出し、ＬＣＤドライバ１６にセットすることがで
きる。したがって、ＣＰＵ１１のワークメモリであるＲ
ＡＭ１３を表示用メモリと兼用することができ、表示回
路き部品点数を削減してコストを低減することができる
とともに、小型化することができる。

【００３１】

【発明の効果】本発明によれば、制御部のワークメモリ
として用いられいている記憶手段を表示データ用の記憶
手段と兼用しているので、表示部の部品点数を削減して
コストを低減することができるとともに、小型化するこ
とができる。また、制御手段が記憶手段をアクセスして
いないときを利用して、記憶手段からドライバ回路に表
示処理データを転送しているので、制御手段が表示デー
タを転送する処理動作を削減することができ、制御手段
自体の処理の負担を軽減して、処理速度を向上させるこ
とができる。

【図面の簡単な説明】

【図１】表示装置の回路ブロック図。

【図２】図１のメモリ未使用状態検出回路の回路図。

【図３】メモリ未使用状態検出回路のタイミングチャー
ト。

【図４】図１のＬＣＤコントローラの回路図。

【図５】ＬＣＤコントローラのタイミングチャート。

【図６】図１のＬＣＤ表示パネルの表示状態を示す図。

【図７】従来の表示制御装置の一例の回路ブロック図。

【符号の説明】

１０表示装置１１ＣＰＵ１２ＲＯＭ１３ＲＡＭ１４メモリ未使用状態検出回路１５ＬＣＤコントローラ１６ＬＣＤドライバ１７ＬＣＤパネル１８、１９３ステートバッファ２０インバータ２１ＮＯＲ回路２２、２３ＯＲ回路３１ＡＮＤ回路３２ディレイ素子３３インバータ３４ＮＯＲ回路３５ライン周期発生回路３６ＲＳフリップフロップ３７アドレスカウンタ

Claims

【特許請求の範囲】

【請求項１】読み出し書き込み可能な記憶手段と、予め定められたアルゴリズムに従って種々の処理を行っ
て表示データを作成及び変更するとともに、上記記憶手
段のアドレスを指定して該表示データの読み出し書き込
みを行う制御手段と、表示手段と、この表示手段を供給される上記表示データに基づいて駆
動するドライバ手段と、上記制御手段による上記記憶手段への書き込み及び読み
出し動作が行われていないことを検出するメモリ未使用
状態検出手段と、このメモリ未使用状態検出手段が上記読み出し書き込み
動作が行われていないことを検出したときに、上記記憶
手段に記憶されている表示データを読み出すための表示
用アドレスを上記記憶手段に供給するとともに、該読み
出された表示用データを上記ドライバ手段に書き込み制
御させる表示制御手段と、を備えたことを特徴とする表示制御装置。