JPH05134945A - バスインターフエース機構 - Google Patents

Abstract

(57)【要約】 【目的】 同じ動作を行う複数のバスを備えて信頼性を
高めたシステムにおいて、あるバスに障害が発生した場
合のシステムの信頼性の低下を防ぐ。 【構成】 ２重化されたバスＡ１，バスＢ２に接続させ
た各ユニットが、前記複数の各グループ毎にエラー検出
回路を持つバスエラー検出回路５，９と、バスエラー検
出回路５，９の検出したバスのインターフェースエラー
を他ユニットに送出するバスエラー送出回路７と、バス
エラー送出回路７の出力を他ユニットに送るための信号
線３と、バスＡ１，バスＢ２で使用するバスを選択する
入力バス選択回路と選択回路４８と、バスエラー検出回
路５，９の出力と信号線３を通して送られてきた他ユニ
ットのバスのインターフェースエラーにしたがって入力
バス選択回路４８がバスＡ１，バスＢ２の内のどのバス
の入力を使用するかを制御する入力バス選択制御回路１
０とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は無停止型情報処理装置に
おける複数のバスを備えたバスインターフェース機構に
関する。

【０００２】

【従来の技術】従来のバスインターフェース機構は、図
１０に示すように同じ動作を行う２重化バスであるバス
Ａ１２０、バスＢ１２１と、バスエラー検出回路１２４
で検出されたバスのインターフェースエラーを他ユニッ
トに伝えるための信号線１２２と、バスＡ１２０とバス
Ｂ１２１のどちらの入力を使用するかを選択する入力バ
ス選択回路１２３と、バスＡ１２０とバスＢ１２１のバ
スのインターフェースエラーを検出するバスエラー検出
回路１２４と、バスエラー検出回路１２４で検出された
エラーと信号線１２２を通して伝えられる他ユニットの
バスインターフェースエラーにしたがって入力バス選択
回路１２３で選択するバスを制御する入力バス選択制御
回路１２５を有している。次に図１０、図２、図１１を
参照して動作を説明する。ここで図１０は従来技術の実
施例の構成を示すブロック図であり、図２はバスエラー
検出回路１２４の一例を示す図である。同様に図１１は
入力バス選択制御回路１２５の一例を示す図である。

【０００３】バスＡ１２０とバスＢ１２１は２重化され
たバスであり、全く同じ動作をする。このバスＡ１２０
とバスＢ１２１の入力をバスエラー検出回路１２４にお
いてバスのインターフェースエラーが発生していないか
どうかをチェックする。このチェックのためにバスＡ１
２０及びバスＢ１２１に送出されるデータにパリティを
付与する。バスＡ１２０のパリティチェックはパリティ
チェック回路１１で行い、バスＢ１２１のパリティチェ
ックはパリティチェック回路１３で行い、パリティエラ
ーが検出された場合は１が出力される。バスＡ１２０と
バスＢ１２１の入力データの比較チェックを比較回路１
０で行い、比較エラーが検出された場合は１が出力され
る。またＡＮＤ回路１４及び１５によりパリティチェッ
ク回路１１及び１３と比較回路１２のＡＮＤをとり、そ
の結果によりバスのインターフェースエラーを検出す
る。つまりパリティエラーと比較エラーの両方が検出さ
れたバスの入力がバスのインターフェースエラーとして
認識される。パリテェラーと比較エラーの両方を検出す
る理由は、比較エラーのみではどちらのバスがインター
フェースエラーを起こしたのか判別ができず、パリティ
エラーのみでは複数のビットがエラーを起こした場合
に、エラーを起こしたビットが偶数個のときはエラーが
検出できない危険があるためである。ＡＮＤ回路１４は
バスＡ１２０でインターフェースエラーが起きたことを
示すバスＡエラー信号を出力し、ＡＮＤ回路１５はバス
Ｂ１２１でインターフェースエラーが起きたことを示す
バスＢエラー信号を出力する。

【０００４】バスＡエラー信号とバスＢエラー信号は入
力バス選択制御回路１２５に出力されるとともに、他ユ
ニットに伝えるために信号線１２２に送出される。

【０００５】入力バス選択制御回路１２５では、バスＡ
エラー信号及びバスＢエラー信号と信号線１２２を通し
て入力される他ユニットのバスＡエラー信号をバスＢエ
ラー信号をそれぞれ、ＯＲ回路１３０及びＯＲ回路１３
１でＯＲをとる。ＯＲ回路１３０とＯＲ回路１３１の出
力はそれぞれバスＡエラーＦ／Ｆ１３２とバスＢエラー
Ｆ／Ｆ１３３に入力される。バスＡエラーＦ／Ｆ１３２
とバスＢエラーＦ／Ｆ１３３は一度セットされると自分
自身の出力がホールド信号となり、セットされた状態を
保持し続ける。ＮＯＲ回路１３４では、ＯＲ回路１３０
の出力とバスＡエラーＦ／Ｆ１３２の出力のＮＯＲをと
り、バスの入力の内バスＡ１２０を選択するバスＡ選択
信号を出力し、ＮＯＲ回路１３５では、ＯＲ回路１３１
の出力とバスＢエラーＦ／Ｆ１３３の出力のＮＯＲをと
り、バスの入力の内バスＢ１２１を選択するバスＢ選択
信号を出力する。つまり自ユニットまたは他ユニットに
バスのインターフェースエラーが検出されると、インタ
ーフェースエラーの検出されたサイクル及びそのサイク
ル以後、インターフェースエラーの検出されたバスの選
択信号は出力されなくなる。

【０００６】入力バス選択回路１２３は入力バス選択制
御回路１２５の出力によって、どのバスの入力を使用す
るかを選択する。バスＢ１２１でインターフェースエラ
ーが検出されバスＡ選択信号のみがだされているときは
バスＡ１２０のバス出力を選択し、バスＡ１２０でイン
ターフェースエラーが検出されバスＢ選択信号のみがだ
されているときはバスＢ１２１のバス出力を選択する。
バスＡ１２０とバスＢ１２１の両方のバスのインターフ
ェースエラーが検出されていないときは、バスＡ選択信
号とバスＢ選択信号の両方の選択信号が出力され、入力
バス選択回路１２３でバスＡ１２０とバスＢ１２１の両
方のバスが選択され、その結果、バスＡ１２０とバスＢ
１２１の入力のＯＲをとることになるが、両バスの入力
は等しいデータであるため問題はない。

【０００７】このように従来技術においては、同じ動作
を行う２重化バスの一方のバスに一度インターフェース
エラーが検出されると、インターフェースエラーの検出
された側のバス全体を無効にして、インターフェースエ
ラーの検出されていない側のバスのみで動作していた。

【０００８】

【発明が解決しようとする課題】上述した従来のバスイ
ンターフェース機構は、２重化バスのどちらか一方にイ
ンターフェースエラーが検出されると、インターフェー
スエラーの検出された側のバス全体を無効にし、インタ
ーフェースエラーの検出されていない側のバスのみで動
作していた。このためインターフェースエラーが発生し
た原因がバスの１ビットの障害のみであっても、そのバ
ス全体を無効にしなければならなかった。また、２重化
バスの一方が故障してもう一方のバスのみで動作してい
るときに、故障した側のバスをシステムが動作中に交換
することは困難であり、そのため無停止が要求されるシ
ステムにおいては、バスの構成が不十分な状態でシステ
ムを動作させ続けなければならなかった。

【０００９】本発明の目的は、同じ動作を行なう複数の
バスを備えて信頼性を高めたシステムにおいて、あるバ
スに障害が発生した場合のシステムの信頼性の低下を防
ぐことができるバスインターフェース機構を提供するこ
とにある。

【００１０】

【課題を解決するための手段】本発明の請求項１記載の
バスインターフェース機構は、同じ動作を行うバスを複
数個備えた情報処理装置におけるバスインターフェース
機構において、前記複数のバスの各バスの信号を複数の
グループに分割し、前記複数のバスに接続された各ユニ
ットが、前記複数のバスの各グループ毎にエラー検出回
路を持つバスエラー検出回路と、前記バスエラー検出回
路の検出したバスのインターフェースエラーを他ユニッ
トに送出するバスエラー送出回路と、前記バスエラー送
出回路の出力を他ユニットに送るための信号線と、前記
複数のバスの内で使用するバスを選択する入力バス選択
回路と、前記バスエラー検出回路の出力と前記信号線を
通して送られてきた他ユニットのバスのインターフェー
スエラーにしたがって前記入力バス選択回路が前記複数
のバスの内どのバスの入力を使用するかを制御する入力
バス選択制御回路とを有する。

【００１１】本発明の請求項２記載のバスインターフェ
ース機構は、同じ動作を行うバスを複数個備えた情報処
理装置におけるバスインターフェース機構において、前
記複数のバスの各バスの信号を複数のグループに分割
し、あるバスのあるグループにおいてバスのインターフ
ェースエラーが検出された場合に、エラーの検出された
バスのグループのバスの代替えとして予め備えられる予
備バスと、前記複数のバスに接続された各ユニットが、
前記複数のバスの各グループ毎と前記予備バスのそれぞ
れにエラー検出回路を持つバスエラー検出回路と、前記
バスエラー検出回路の検出したバスのインターフェース
エラーを他ユニットに送出するバスエラー送出回路と、
前記バスエラー送出回路の出力を他ユニットに送るため
の信号線と、前記複数のバスと前記予備のバスのバスの
内で使用するバスを選択する入力バス選択回路と、前記
バスエラー検出回路の出力と前記信号線を通して送られ
てきた他ユニットのバスのインターフェースエラーにし
たがって前記入力バス選択回路が前記複数のバスと前記
予備バスの内どのバスの入力を使用するかを制御する入
力バス選択制御回路と、前記バスエラー検出回路によっ
て前記複数のバスのあるグループにインターフェースエ
ラーが検出されるとインターフェースエラーの検出され
たバスのグループへの出力を予備バスに出力するように
切り替えるバス出力切替回路とを有する。

【００１２】

【作用】複数のバスのデータをそれぞれ複数のグループ
に分割し、あるバスのあるグループにバスのインターフ
ェースエラーが起こると、インターフェースエラーが起
こったバスのグループのみを無効にし、インターフェー
スエラーが起こったバスの他のグループのデータに影響
を及ぼさず、高信頼性を保持しつつ動作し続ける。

【００１３】

【実施例】以下に、本発明の一実施例について図面を参
照して説明する。

【００１４】図１は本発明の請求項１に対応する実施例
の構成を示すブロック図である。図１のバスインターフ
ェース機構は、同じ動作を行いかつバスのデータを２つ
のグループに分割した２重化バスであるバスＡ１、バス
Ｂ２と、バスエラー送出回路７によって送出されるバス
のインターフェースエラーを他ユニットに伝えるための
信号線３と、２つの分割されたグループ単位にバスＡ１
とバスＢ２のどちらの入力を使用するかを選択する入力
バス選択回路４，８と、同様に２つの分割されたグルー
プ単位にバスのインターフェースエラーを検出するバス
エラー検出回路５，９と、バスエラー検出回路５，９で
検出されたバスのデータの一方のグループのエラーと信
号線３を通して伝えられる他ユニットのグループ毎のバ
スのインターフェースエラーにしたがって入力バス選択
回路４，１０で選択するバスを制御する入力バス選択制
御回路６，１０と、バスエラー検出回路５，９で検出さ
れたバスのインターフェースエラーにしたがってどのバ
スのどのグループにバスのインターフェースエラーが起
こったかを信号線３を通して他ユニットに送出するバス
エラー送出回路７を有している。

【００１５】ここで入力バス選択回路４と入力バス選択
回路８、バスエラー検出回路５とバスエラー検出回路
９、入力バス選択制御回路６と入力バス選択制御回路１
０はそれぞれ同等の回路である。またバスエラー検出回
路５，９は図１０の従来の技術の実施例のバスエラー検
出回路１２４と同等の回路であり、同様に動作する。

【００１６】次に図１、図２、図３、図４を参照して、
本発明の請求項１に対応する実施例の動作を説明する。
図２はバスエラー検出回路５，９の一例を示す図であ
り、図３は入力バス選択制御回路６，１０の一例を示す
図であり、図４はバスエラー送出回路７の一例を示す図
である。

【００１７】バスＡ１とバスＢ２は２重化されたバスで
あり、そのバスのデータを２つのグループに分割し、イ
ンターフェースエラーのチェックのためのパリティはそ
れぞれのグループに対して付与する。これにより２つの
グループの一方をグループ１とし、もう一方をグループ
２とする。このバスＡ１とバスＢ２の入力データのグル
ープ１がバスエラー検出回路５に入力され、またグルー
プ２がバスエラー検出回路９に入力され、バスのインタ
ーフェースエラーが起こっていないかをチェックされ
る。バスエラー検出回路５，９はバスエラー検出回路１
２４と同じ動作をする。バスエラー検出回路５はバスＡ
１のグループ１でインターフェースエラーが起こったこ
とを示すグループ１バスＡエラー信号と、バスＢ２のグ
ループ１でインターフェースエラーが起こったことを示
すグループ１バスＢエラー信号を送出し、同様にバスエ
ラー検出回路９はバスＡ１のグループ２でインターフェ
ースエラーが起こったことを示すグループ２バスＡエラ
ー信号と、バスＢ２のグループ２でエラーが起こったこ
とを示すグループ２バスＢエラー信号を送出する。

【００１８】バスエラー送出回路７はバスエラー検出回
路５，９のエラー信号にしたがって、どのバスのどのグ
ループにエラーが起こったかを検出して送出する。ＯＲ
回路３１はグループ１バスＡエラー信号とグループ１バ
スＢエラー信号のＯＲをとって、バスＡ１またはバスＢ
２のグループ１でインターフェースエラーが起こったこ
とを示すグループ１エラー信号を出力する。ＯＲ回路３
２はグループ１バスＢエラー信号とグループ２バスＢエ
ラー信号のＯＲをとって、バスＢ２のグループ１または
グループ２でインターフェースエラーが起こったことを
示すバスＢエラー信号を出力する。ＯＲ回路３３はグル
ープ１バスＡエラー信号とグループ２バスＢエラー信号
のＯＲをとって、バスＡ１のグループ１またはグループ
２でインターフェースエラーが起こったことを示すバス
Ａエラー信号を出力する。ＯＲ回路３４はグループ２バ
スＡエラー信号とグループ２バスＢエラー信号のＯＲを
とって、バスＡ１またはバスＢ２のグループ２でインタ
ーフェースエラーが起こったことを示すグループ２エラ
ー信号を出力する。それぞれの出力は信号線３に出力さ
れ、信号線３を通して他ユニットに伝達される。

【００１９】入力バス選択制御回路６，１０は図１０の
従来例の入力バス選択回路１２３とほぼ同等の回路を有
しているが、ＡＮＤ回路２７とＡＮＤ回路２８が付加さ
れて、信号線３を通して入力される他ユニットのバスの
インターフェースエラーが、入力バス選択回路４，８で
選択を指示しようとしているグループのインターフェー
スエラーである場合にのみ、エラーグループ信号によっ
て入力された他ユニットのバスのインターフェースエラ
ー信号を有効にしている。つまり、入力バス選択制御回
路６ではグループ１の他ユニットのバスのインターフェ
ースエラーのみ有効になり、入力バス選択制御回路１０
ではグループ２の他ユニットのバスのインターフェース
エラーのみ有効となる。

【００２０】入力バス選択回路４，８も図１０の従来例
の入力バス選択回路とほぼ同等の機能を持っており、入
力バス選択制御回路６，１０の出力のバス選択信号にし
たがって、入力バス選択回路４はグループ１のバスＡ１
の入力とバスＢ２の入力の内どちらの入力を使用するか
選択し、入力バス選択回路８はグループ２のバスＡ１の
入力とバスＢ２の入力の内どちらの入力を使用するかを
選択する。

【００２１】図５は本発明の請求項２に対応する実施例
の構成を示すブロック図である。図５のバスインターフ
ェース機構は、同じ動作を行いかつバスのデータの２つ
のグループに分割した２重化バスであるバスＡ４１、バ
スＢ４２と、あるバスのグループにインターフェースエ
ラーが検出された場合インターフェースエラーの検出さ
れたバスのグループのバスの替わりにそのバスの動作を
行う予備バス４３と、バスエラー送出回路４９によって
送出されるバスのインターフェースエラーを他ユニット
に伝えるための信号線４４と、２つに分割されたグルー
プ単位にバスＡ４１とバスＢ４２及び予備バス４３の内
どの入力を使用するかを選択する入力バス選択回路４
５，５１と、同様に２つの分割されたグループ単位にバ
スＡ４１とバスＢ４２と予備バス４３のインターフェー
スエラーを検出するバスエラー検出回路４６，５２と、
バスエラー検出回路４６，５２で検出されたバスのデー
タの一方のグループのインターフェースエラーと信号線
４４を通して伝えられる他ユニットの各グループと予備
バス４３のバスのインターフェースエラーにしたがって
入力バス選択回路４５，５１で選択するバスを制御する
入力バスで選択制御回路４７，５３と、バスエラー検出
回路４６，５２で検出されたバスのインターフェースエ
ラーにしたがってどのバスのどのグループにバスのイン
ターフェースエラーが起こったかを信号線４４を通して
他ユニットに送出するバスエラー送出回路４９と、バス
Ａ４１またはバスＢ４２のあるグループにインターフェ
ースエラーが検出されたときにインターフェースエラー
が検出されたバスのグループへの出力を予備バス４３に
出力するように切り替えるバス出力切替回路４８，５０
を有している。

【００２２】また図５の請求項２に対応する実施例の各
機能は、図１の請求項１に対応する実施例の同名称の機
能と同様の機能を持っており、図５の各機能は図１の各
機能にインターフェースエラーが検出されたバスのグル
ープのバスの替わりに予備バス４３を使用するための機
能を追加されている。

【００２３】次に図５、図６、図７、図８、図９を参照
して、本発明の請求項２に対応する実施例の動作を説明
する。図６はバスエラー検出回路４６，５２の一例を示
す図であり、図７は入力バス選択制御回路４７，５３の
一例を示す図であり、図８はバスエラー送出回路４９の
一例を示す図であり、図９は入力バス選択回路４５，５
１の一例を示す図である。

【００２４】バスＡ４１とバスＢ４２は２重化されたバ
スであり、そのバスのデータを２つのグループに分割
し、インターフェースエラーのチェックのためのパリテ
ィはそれぞれのグループに対して付与する。ここで２つ
のグループの一方をグループ１とし、もう一方をグルー
プ２とする。このバスＡ４１とバスＢ４２及び予備バス
４３のグループ１の入力データがバスエラー検出回路４
６に入力され、また同様にグループ２がバスエラー検出
回路５２に入力され、バスのインターフェースエラーが
起こっていないかをチェックされる。バスのインターフ
ェースエラーのチェック方法は従来の技術と同じであ
る。パリティチェック回路６１，６３と比較回路６２で
バスＡ４１とバスＢ４２のバスのインターフェースエラ
ーをチェックし、ＡＮＤ回路６７よりバスＡ４１でイン
ターフェースエラーが起こったことを示すバスＡエラー
信号を出力し、ＡＮＤ回路６８よりバスＢ４２でインタ
ーフェースエラーが起こったことを示すバスＢエラー信
号を出力する。ただし、ＡＮＤ回路６７，６８にはそれ
ぞれＮＯＴ回路７１，７２の出力が入力されており、Ｎ
ＯＴ回路７１はバスＢエラーＦ／Ｆ８９の出力信号を入
力してその入力をＡＮＤ回路６７に反転出力し、ＮＯＴ
回路７２はバスＡエラーＦ／Ｆ８８の出力信号を入力し
てその入力をＡＮＤ回路６８に反転出力するため、ＡＮ
Ｄ回路６７のバスＡエラー信号はバスＢ４２にインター
フェースエラーが検出された次のサイクルから無効にさ
れ、ＡＮＤ回路６８の出力のバスＢエラー信号はバスＡ
４１にエラーが検出された次のサイクルから無効にされ
る。これはバスＡ４１またはバスＢ４２にエラーが検出
された場合、次のサイクルからエラーの発生していない
側のバスと予備バス４３のエラーを検出するようになる
ため、ＡＮＤ回路６７及びＡＮＤ回路６８のエラーの発
生していない側のバスエラー出力信号を無効にする必要
があるからである。バスＡＢ選択回路６０にはバスＡ４
１とバスＢ４２のデータが入力され、バスＡエラーＦ／
Ｆ８８の出力信号でバスＡ４１の入力を選択し、バスＢ
エラーＦ／Ｆ８９の出力信号でバスＢ４２の出力を選択
する。つまりインターフェースエラーが起こっていない
側のバスを選択するように制御される。パリティチェッ
ク回路６４，６６と比較回路６５によって、バスＡＢ選
択回路６０によって選択されたバスと予備バス４３のイ
ンターフェースエラーをチェックし、ＡＮＤ回路６９か
らバスＡ４１とバスＢ４２の両方のバスでインターフェ
ースエラーが起こったことを示すバスＡＢエラー信号を
出力し、ＡＮＤ回路７０から予備バス４３でインターフ
ェースエラーが起こったことを示す予備バスエラー信号
を出力する。この２つの出力信号はバスＡエラー出力信
号とバスＢエラー出力信号とは反対に、ＯＲ回路７３の
出力であるバスＡエラーＦ／Ｆ８８の出力信号とバスＢ
エラーＦ／Ｆ８９の出力信号のＯＲによって有効にされ
る。つまりバスＡ４１またはバスＢ４２のどちらかにエ
ラーが検出されていないと無効になる。このようにして
バスのインターフェースエラーは検出される。バスエラ
ー検出回路４６ではバスＡ４１及びバスＢ４２のグルー
プ１のバスのインターフェースエラーを検出し、かつ予
備バス４３もバスＡ４１またはバスＢ４２のバスのどち
らかのグループ１のバスの替わりに使用されているとき
はインターフェースエラーを検出する。バスエラー検出
回路５２はグループ２のバスに対してバスエラー検出回
路４６と同様のことを行う。

【００２５】バスエラー送出回路４９はバスエラー検出
回路４６，５２から出力される各エラー信号にしたがっ
て、どのバスのどのグループにエラーが起こったかを検
出し、信号線４４を通して他ユニットに送出する。ＯＲ
回路１００ではグループ１のバスの全てのエラー信号を
ＯＲをとって、いずれかのバスのグループ１のバスでイ
ンターフェースエラーが起こったことを示すグループ１
エラー信号を出力する。ＯＲ回路１０１はグループ１，
２のバスＡエラー信号のＯＲをとり、ＯＲ回路１０２は
グループ１，２のバスＢエラー信号のＯＲをとり、ＯＲ
回路１０３はグループ１，２のバスＡＢエラー信号のＯ
Ｒをとる。この後ＯＲ回路１０６によりＯＲ回路１０１
とＯＲ回路１０２の出力のＯＲをとり、バスＡ４１でイ
ンターフェースエラーが起こったことを示すバスＡエラ
ー信号を出力し、同様にしてＯＲ回路１０７からバスＢ
４２でインターフェースエラーが起こったことを示すバ
スＢエラー信号を出力する。ＯＲ回路１０４はグループ
１，２の予備バスエラー信号をＯＲをとって予備バスエ
ラー４３でインターフェースエラーが起こったことを示
す予備バスエラー信号を出力する。ＯＲ回路１０５はグ
ループ２の全てのエラー信号のＯＲをとっていずれかの
バスのグループでエラーが起こったことを示すグループ
２エラー信号を出力する。

【００２６】入力バス選択制御回路４７，５３は信号線
４４を通して伝えられる他ユニットのバスのインターフ
ェースエラーと、バスエラー検出回路４７，５２で検出
された各グループのバスのインターフェースエラー信号
にしたがって、バスＡ選択信号、バスＢ選択信号、バス
ＡＢ選択信号、予備バス選択信号、バスＡエラーＦ／Ｆ
出力信号、バスＢエラーＦ／Ｆ出力信号を出力する。Ａ
ＮＤ回路８０，８１，８２によって信号線４４から入力
される他ユニットのバスのインターフェースエラー信号
を入力バス選択制御回路４７ではグループ１のインター
フェースエラーであるときにのみ有効にし、入力バス選
択制御回路５３ではグループ２のインターフェースエラ
ーであるときにのみ有効にしている。ＯＲ回路８４，８
５，８６，８７は、他ユニットのバスのインターフェー
スエラーと自ユニットのバスエラー検出回路４６または
５２で検出されたバスのインターフェースエラーを、そ
れぞれのインターフェースエラーに対してＯＲをとって
いる。ただしバスＡＢエラー信号はバスＡ４１とバスＢ
４２の両方がエラーを起こしていることを示す信号であ
るため、他ユニットバスＡエラー信号と他ユニットバス
Ｂエラー信号のＡＮＤをＡＮＤ回路８３でとった後の出
力としＯＲしている。バスＡエラーＦ／Ｆ８８、バスＢ
エラーＦ／Ｆ８９、バスＡＢエラーＦ／Ｆ９０、予備バ
スエラーＦ／Ｆ９１はそれぞれＯＲ回路８４，８５，８
６，８７の出力を入力し、一旦セットされると自分自身
の出力がホールド信号となり、ずっとセットされた状態
を保持し続ける。ただしバスＡＢエラーＦ／Ｆ９０と予
備バスエラーＦ／Ｆ９１は、バスＡエラーＦ／Ｆ８８ま
たはバスＢエラーＦ／Ｆ８９のどちらかがセットされて
いないとセットされないように、バスＡエラーＦ／Ｆ８
８とバスＢエラーＦ／Ｆ８９の出力信号のＯＲをとるＯ
Ｒ回路９２の出力がセット信号となる。これはバスエラ
ー検出回路４６，５２から出力されるバスＡＢエラー信
号と予備バスエラー信号は、バスＡ４１またはバスＢ４
２のどちらかにインターフェースエラーが検出された次
のサイクル以降でのみ有効となるためである。またこの
セット信号はホールド信号よりは弱く、つまり一度セッ
トされたＦ／Ｆの内容は保持されたままになる。ＮＯＲ
回路９５はバスＡエラーＦ／Ｆ８８とＯＲ回路８４の出
力信号のＮＯＲをとり、入力バス選択回路４５，５１で
バスＡ４１を選択するように指示するバスＡ選択信号を
出力する。つまりバスＡ４１にインターフェースエラー
が検出されたサイクル以降、バスＡ選択信号によって入
力バス選択回路４５，５１でバスＡ４１の入力を選択し
ないように制御する。同様にしてＮＯＲ回路９６はバス
Ｂ選択信号を出力し、ＮＯＲ回路９３はバスＡＢ選択信
号を出力する。ＮＯＲ回路９４は予備バス４３にインタ
ーフェースエラーが検出されていないことを示す信号を
出力し、この出力とＯＲ回路９２の出力をＡＮＤ回路９
７でＡＮＤして予備バス選択信号を出力する。つまりバ
スＡ４１またはバスＢ４２のどちらかにインターフェー
スエラーが検出され、インターフェースエラーの検出さ
れた次のサイクルから予備バスを使用するため、予備バ
ス４３にインターフェースエラーが検出されてなくかつ
バスＡエラーＦ／Ｆ８８またはバスＢエラーＦ／Ｆ８９
がセットされているときにのみ、入力バス選択回路４
５，５１で予備バスが選択されるように、予備バス選択
信号を制御する。

【００２７】入力バス選択回路４５はグループ１のデー
タに対して入力バス選択制御回路４７によって指示され
るバスの入力を選択し、入力バス選択回路５１はグルー
プ２のデータに対して入力バス選択制御回路５３によっ
て指示されるバスの入力を選択する。選択回路１１０で
はバスＡ選択信号とバスＢ選択信号によって、バスＡ４
１またはバスＢ４２の入力が選択される。選択回路１１
１ではバスＡＢ選択信号と予備バス選択信号によって、
予備バス４３の入力または選択回路１１０の出力が選択
される。

【００２８】バス出力切替回路４８はグループ１のバス
出力をバスＡ４１とバスＢ４２に出力するとともに、入
力バス選択制御回路４７のバスＡエラーＦ／Ｆ８８また
はバスＢエラーＦ／Ｆ８９のどちらかがセットされてい
て、かつ入力バス選択制御回路５３のバスＡエラーＦ／
Ｆ８８とバスＢエラーＦ／Ｆ８９のどちらもセットされ
ていない場合にのみ、予備バス４３にグループ１のバス
出力を出力する。同様にして、バス出力切替回路５０は
グループ２のバス出力のバスＡ４１、バスＢ４２、予備
バス４３への出力を制御する。

【００２９】

【発明の効果】以上の説明の通り本発明は、複数のバス
のデータをある程度の大きさに分割してグループ化し、
バスのインターフェースエラーが検出されたときは、イ
ンターフェースエラーの検出されたグループのバスのみ
を無効にすることによって、バスの１ビットの障害で、
障害のあるバス全体を無効にすることなく、障害のある
グループ以外のグループは信頼性の高いバスの状態で動
作し続けることを可能にする。

【００３０】また障害の発生したバスの替わりに予め備
えておいた予備バスを使用することによって、障害の発
生する前と全く変わらないバスの状態で、信頼性を低下
させることなく動作を続けることができる。

【００３１】以上のように、オンライン保守の困難なバ
スに障害が発生した場合にも、信頼性の高いシステムを
保持することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の請求項１に対応する実施例の構成を示
すブロック図である。

【図２】本発明の請求項１及び従来例のバスエラー検出
回路の一例を示す図である。

【図３】本発明の請求項１の入力バス選択制御回路の一
例を示す図である。

【図４】本発明の請求項１のバスエラー送出回路の一例
を示す図である。

【図５】本発明の請求項２に対応する実施例の構成を示
すブロック図である。

【図６】本発明の請求項２のバスエラー検出回路の一例
を示す図である。

【図７】本発明の請求項２の入力バス選択制御回路の一
例を示す図である。

【図８】本発明の請求項２のバスエラー送出回路の一例
を示す図である。

【図９】本発明の請求項２の入力バス選択回路の一例を
示す図である。

【図１０】従来技術の実施例の構成を示すブロック図で
ある。

【図１１】従来技術の入力バス選択制御回路の一例を示
す図である。

【符号の説明】

１ バスＡ ２ バスＢ ３ 信号線 ４，８ 入力バス選択回路 ５，９ バスエラー検出回路 ６，１０ 入力バス選択制御回路 ７ バスエラー送出回路 １１，１３ パリティチェック回路 １２ 比較回路 １４，１５ ＡＮＤ回路 ２１，２２ ＯＲ回路 ２３ バスＡエラーＦ／Ｆ ２４ バスＢエラーＦ／Ｆ ２５，２６ ＮＯＲ回路 ２７，２８ ＡＮＤ回路 ３１，３２，３３，３４ ＯＲ回路 ４１ バスＡ ４２ バスＢ ４３ 予備バス ４４ 信号線 ４５，５１ 入力バス選択回路 ４６，５２ バスエラー検出回路 ４７，５３ 入力バス選択制御回路 ４８，５０ バス出力切替回路 ４９ バスエラー送出回路 ６０ バスＡＢ選択回路 ６１，６３，６４，６６ パリティチェック回路 ６２，６５ 比較回路 ６７，６８，６９，７０ ＡＮＤ回路 ７１，７２ ＮＯＴ回路 ７３，８４，８５，８６，８７ ＯＲ回路 ８０，８１，８２，８３ ＡＮＤ回路 ８８ バスＡエラーＦ／Ｆ ８９ バスＢエラーＦ／Ｆ ９０ バスＡＢエラーＦ／Ｆ ９１ 予備バスエラーＦ／Ｆ ９２ ＯＲ回路 ９３，９４，９５，９６ ＮＯＲ回路 ９７ ＡＮＤ回路 １００，１０１，１０２，１０３，１０４，１０５，１
０６，１０７ ＯＲ回路 １１０，１１１ 選択回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同じ動作を行うバスを複数個備えた情報
   処理装置におけるバスインターフェース機構において、 前記複数のバスの各バスの信号を複数のグループに分割
   し、前記複数のバスに接続された各ユニットが、前記複
   数の各グループ毎にエラー検出回路を持つバスエラー検
   出回路と、 前記バスエラー検出回路の検出したバスのインターフェ
   ースエラーを他ユニットに送出するバスエラー送出回路
   と、 前記バスエラー送出回路の出力を他ユニットに送るため
   の信号線と、 前記複数のバスの内で使用するバスを選択する入力バス
   選択回路と、 前記バスエラー検出回路の出力と前記信号線を通して送
   られてきた他ユニットのバスのインターフェースエラー
   にしたがって前記入力バス選択回路が前記複数のバスの
   内どのバスの入力を使用するかを制御する入力バス選択
   制御回路とを有することを特徴とするバスインターフェ
   ース機構。
2. 【請求項２】 同じ動作を行うバスを複数個備えた情報
   処理装置におけるバスインターフェース機構において、 前記複数のバスの各バスの信号を複数のグループに分割
   し、あるバスのあるグループにおいてバスのインターフ
   ェースエラーが検出された場合にエラーの検出されたバ
   スのグループのバスの代替として予め備えられる予備バ
   スと、 前記複数のバスに接続された各ユニットが、前記複数の
   バスの各グループ毎と前記予備バスのそれぞれにエラー
   検出回路を持つバスエラー検出回路と、 前記バスエラー検出回路の検出したバスのインターフェ
   ースエラーを他ユニットに送出するバスエラー送出回路
   と、 前記バスエラー送出回路の出力を他ユニットに送るため
   の信号線と、 前記複数のバスと前記予備バスのバスの内で使用するバ
   スを選択する入力バス選択回路と、 前記バスエラー検出回路の出力と前記信号線を通して送
   られてきた他ユニットのバスのインターフェースエラー
   にしたがって前記入力バス選択回路が前記複数のバスと
   前記予備バスの内どのバスの入力を使用するかを制御す
   る入力バス選択制御回路と、 前記バスエラー検出回路によって前記複数のバスのある
   グループにインターフェースエラーが検出されるとイン
   ターフェースエラーの検出されたバスのグループへの出
   力を予備バスに出力するように切り替えるバス出力切替
   回路とを有することを特徴とするバスインターフェース
   機構。