JPH0513504A - 垂直半導体相互接続方法及び構成体 - Google Patents

垂直半導体相互接続方法及び構成体

Info

Publication number
JPH0513504A
JPH0513504A JP3235307A JP23530791A JPH0513504A JP H0513504 A JPH0513504 A JP H0513504A JP 3235307 A JP3235307 A JP 3235307A JP 23530791 A JP23530791 A JP 23530791A JP H0513504 A JPH0513504 A JP H0513504A
Authority
JP
Japan
Prior art keywords
tape
integrated circuit
assembly
substrate
bond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3235307A
Other languages
English (en)
Inventor
Michael A Millerick
エイ. ミルリツク マイケル
Gregory W Pautsch
ダブリユ. ポツチ グレゴリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH0513504A publication Critical patent/JPH0513504A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/401Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/284Configurations of stacked chips characterised by structural arrangements for measuring or testing
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/288Configurations of stacked chips characterised by arrangements for thermal management of the stacked chips
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 相互接続密度を増加させた半導体パッケージ
を提供する。 【構成】 集積回路パッケージは、複数個のTAB組立
体を有しており、集積回路への内側リードボンド用のテ
ープキャリア100は、トレース102a及び102b
等のような複数個の金属トレースを有している。金属相
互接続リード102aのILB(内側リードボンド)部
分103aは、ILB部分103aの少なくとも一表面
上においてテープが存在しない窓101内に形成されて
いる。この金属相互接続リードのILB部分は、金属リ
ードが内側リードボンドのために露出されるように形成
されている。図1に示した実施例においては、金属構造
を支持手段108が、窓101内に位置されたテープの
部分と、外側フレームとの間の機械的な支持を与えるた
めに使用される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積回路に関するもの
であって、更に詳細には、集積回路を他の回路へ電気的
に接続することが可能なように集積回路をパッケージす
る技術に関するものである。
【0002】
【従来の技術】集積回路の製造は複雑な技術である。し
かしながら、集積回路チップを保護し、他の回路への電
気的相互接続を与え、且つしばしば著しい量の熱を除去
するために比較的破損しやすい集積回路チップをパッケ
ージする技術も非常に複雑な技術である。集積回路の複
雑性、集積度及び速度においてなされる進化に追付くた
めに、集積回路のパッケージにおける継続した技術的な
進化が必要であった。更に、パッケージプロセスにおい
て遭遇する歩留まり損失を最小としながら、信頼性のあ
り低コストの態様でこのような技術水準の集積回路パッ
ケージ技術を提供することは極めて望ましいことであ
る。
【0003】ある場合には多数の電気的ピンを有する最
近の高集積度の集積回路をパッケージすることの必要性
に加えて、複数個の集積回路装置を単一の電子システム
又はサブシステム内に組立てることが可能であることが
基本的なものとなっている。このようなシステム又はサ
ブシステムは、更に、小さな面積に複数個の集積回路装
置を組立て且つかなりの量の熱を除去することが可能な
ような態様で組立てるための低コストで信頼性のあり高
い歩留まりの方法を要求している。
【0004】例えば、セラミック基板やプリント回路基
板等のような基板上に複数個の集積回路ダイを装着し、
且つダイから基板ヘのワイヤ相互接続を設けることは公
知である。次いで、集積回路ダイは、例えば多種類のエ
ポキシの内の1つ等のような適宜の化合物を使用して封
止化させる。更に、テープ自動化ボンディング(TA
B)を使用して集積回路ダイへ電気的接続を与えること
も従来公知である。該テープは、ほぼ中央に位置させた
窓内に突出する部分を有する予め定めたパターンの電気
的トレースを有しており、その露出されたリードは、該
テープ上又は集積回路ダイのボンディングパッド上に形
成した隆起された金属バンプへの内側リードボンド(I
LB)のために使用される。該テープ上のトレースは、
外側エッジへ延在し、そこで、該トレースは、リードフ
レームヘの外側リードボンド(OLB)のために露出さ
れ、それは、次いで、適宜のエポキシで封止化されて、
他の回路への電気的接続用のパッケージリードを有する
デュアルインラインパッケージ(DIP)を形成する。
より高い集積度の適用に対しては、該パッケージの各エ
ッジに関連し1つを超えた行のリードを有するパッケー
ジが開発されている。表面装着装置(SMD)が開発さ
れており、それは、小さなリードを有するか、又はリー
ドなしであり、且つプリント回路基板内に形成される貫
通穴を必要とすることなしにプリント回路基板の表面上
に装着すべく構成されている。更に別のアプローチにお
いては、TAB外側リードボンドが、直接的に、プリン
ト回路基板ヘ行われる。
【0005】多様なパッケージ技術の詳細な説明は、
「マイクロエレクトロニクスパッケージングハンドブッ
ク(Microelectronics Packag
ingHandbook)」R. Tummala及び
E. Rymaszewski著、バンノストランドラ
インホルド出版(1989)、ニューヨークの文献に記
載されている。集積回路をパッケージするための別の技
術は、1984年1月17日に発行されたHenle
et al.の米国特許第4,426,689号に記載
されている。この特許は、集積回路ダイを水平基板上に
垂直に装着することにより集積回路ダイを組立てること
を記載している。この特許は、基板の表面上の対応する
電気的接続領域ヘ集積回路ボンディングパッドを電気的
に且つ物理的に接続するために適宜のボンディング技術
を使用することが可能であるように、集積回路ダイ上の
全てのボンディングパッドが1つのエッジに沿って位置
される第一実施例を示している。このことは、近接させ
て水平基板上に複数個の集積回路ダイを垂直に装着し、
その際に高い集積度を与えることを可能としている。
【0006】上記特許は、更に、複数個のダイを基板へ
組立てるためにTABを使用することを記載している。
上記特許は、1つを超えたエッジに沿ってダイのボンデ
ィングパッドを位置させることが可能な複数個のダイを
装着するTABを記載している。この特許の実施例にお
いては、各ダイは、該ダイがそれの関連する窓内に懸下
されるように、該テープの窓領域内に延在する金属フィ
ンガへ該ダイのボンディングパッド上に形成されている
内側リードボンドバンプによって装着されている。該特
許によれば、水平基板に関して垂直方向にダイを窓内に
懸下させた湾曲したテープ構造を形成するために該テー
プを屈曲させる。集積回路ダイを収容することのない該
湾曲したテープ構造の部分は、基板の表面と実質的に平
行に形成されており、該湾曲したテープ構造の外側リー
ドボンドが基板の表面上に位置されている金属相互接続
を専有することを可能としている。上記特許は、外側リ
ードボンド用に使用されるべきテープ上の金属トレース
の部分が開放した窓内にそれらがテープの存在しない窓
内に延在することを記載している。
【0007】上記特許は、TABを使用することのない
その発明の第一実施例において使用する直角コネクタの
形成を記載している。上記特許は、金属コネクタがボン
ディングパッドへボンドされ次いで適宜の工具でクラン
プされることを記載している。次いで、集積回路ダイ
は、クランプ装置に関して回転され、その際にリードを
屈曲させる。この技術は、明らかに、上記特許の第二実
施例において使用されるテープを入り組んだ構造とさせ
るため、即ち基板へ外側リードボンドされるべきテープ
の部分をクランプさせ、且つテープのクランプした部分
に関して回転された集積回路ダイを保持するために上記
特許によって使用されている。従って、上記特許は、複
数個の集積回路ダイが単一のテープ片上へ内側リードボ
ンドされ、次いでそれを旋回させ且つ基板へ外側リード
ボンドさせ、その際に複数個の集積回路ダイを単一体と
して基板ヘ接続させるTABパッケージ技術を記載して
いる。
【0008】
【発明が解決しようとする課題】本発明は、相互接続密
度を増加させた半導体パッケージを提供することであ
る。本発明の別の目的とするところは、組立の前に個々
の部品のテストを行なうことを可能とし且つ必要な場合
に個々の組立体の置き換えにより装置を再調整すること
によって歩留まりを増加させた半導体パッケージ及び方
法を提供することである。
【0009】
【課題を解決するための手段】本発明によれば、新規な
集積回路パッケージ構成体及びパッケージ方法が提供さ
れる。複数個のTAB組立体が形成され、このような各
組立体は、集積回路が内側リードボンドされるテープ部
分を有している。次いで、該テープユニットは、該テー
プの一部が集積回路の表面に対してゼロでない所望の角
度となるように形成される。該テープは、集積回路が、
例えば、水平な基板に対して実質的に垂直であるような
水平基板に関して任意の所望のゼロでない角度で装着さ
れるような態様で基板に対して外側リードボンドさせ
る。垂直以外の配列では、組立体の全体的な高さを減少
させることが可能である。このような複数個の形成した
テープユニットを、水平基板に対して外側リードボンド
させ、高集積度の電子サブシステムを提供する。
【0010】所望により、集積回路ダイの何れか1つ又
はそれ以上のエッジ上にボンディングパッドを形成する
ことが可能である。一実施例においては、集積回路ダイ
の2つの両側のエッジに沿ってボンディングパッドが形
成される。別の実施例においては、集積回路ダイの表面
上の任意の位置にボンディングパッドが形成され、該ダ
イの周辺の内側の領域の任意の位置に形成される。一実
施例においては、該ダイは、テープが欠落することのな
い区域において該テープへ内側リードボンドされる。こ
の実施例においては、テープ上の電気的トレースは、ダ
イの表面と接触することなくその上方にルーチング、即
ち経路を構成することが可能であり、良好なルーチング
(経路決定)密度を与える。絶縁性テープは、単一の電
気的相互接続層を有するか、又はテープ構成体内に形成
した適宜の貫通導体を介して電気的に相互接続させるこ
との可能な複数個の電気的相互接続層を有することが可
能である。
【0011】本発明の一実施例においては、集積回路ダ
イが内側リードボンドされる区域と反対側のテープの部
分は二次的なメタリゼーション領域を有している。テー
プ内の適宜のビア、即ち貫通導体が、これらの二次的な
メタリゼーション領域を、集積回路へ内側リードボンド
されるべき金属リードの選択したものへ接続させる。本
発明の一実施例においては、該二次的メタリゼーション
区域は、例えば集積回路へ印加される供給電圧をフィル
タするために使用されるチップコンデンサ等のような付
加的な部品を装着することを可能とするのに充分な大き
さに形成されている。
【0012】
【実施例】図1は本発明の一実施例に基づいて構成され
たテープキャリアを示した概略図である。テープキャリ
ア100は、以下に説明する如く、フィルムが存在しな
い区域を除いて、フィルムの固体シートとして考えるこ
とが可能である。テープキャリア100は、例えばトレ
ース102a及び102b等のような複数個の金属トレ
ースを有している。金属トレース102aは、例えば、
その内側リードボンド領域103aから、テープキャリ
ア100ヘ装着した場合に集積回路ダイのテスト期間中
に使用するために容易にアクセス可能な離れた位置(不
図示)ヘ延在している。一実施例においては、金属相互
接続リード102aのILB(内側リードボンド)部分
103aは、ILB部分103aの少なくとも一表面上
においてテープが存在しない窓101内に形成されてい
る。この金属相互接続リードのILB部分は、金属リー
ドが内側リードボンドのために露出されるように形成さ
れている。図1に示した実施例においては、金属構造を
支持手段108が、窓101内に位置されたテープの部
分と、外側フレーム(図示していないが、後に図2に関
して説明する)との間の機械的な支持を与えるために使
用されている。
【0013】一実施例においては、テープ組立体100
へ装着されるべき集積回路ダイの一側部に沿ってのみボ
ンディングパッドが設けられている。このような実施例
においては、金属リードのILB部分は、ILB部分1
03aがボンドされるダイのエッジ上に設けることが必
要であるにすぎない。しかしながら、図1の実施例は、
両側のエッジ上にボンディングパッドを有する集積回路
ダイへ内側リードボンドを行なう場合に使用するテープ
構成体100の例である。この実施例によれば、テープ
は、窓101内に設けられており、その際に集積回路の
上側に位置するテープの部分上に金属トレースを形成す
ることを可能としており、それはテープ構成体100へ
内側リードボンドされる。
【0014】図1には、更に、テープ構成体100を基
板100(不図示)ヘ接続するために外側リードボンド
が行なわれる一般的な近傍である金属リード109a及
び109bの部分が示されている。内側リードボンド用
の金属リードは、絶縁膜は設けられていない。図1に示
した如く、例えば102a及び102b等のような金属
リードは、外側リードボンド区域109a及び109b
を超えて延在している。テープキャリア100は、概
略、図2に示した如く、適宜のフレーム201内に形成
されている。このことは、例えば102a及び102b
等のような金属リードが、テスト装置によって容易に接
続される適宜の区域へ接続するためにフレーム201へ
向かって延在することを可能としており、その際に内側
リードボンドした集積回路をテストするためのアクセス
を与えている。テストが行なわれると、大略点線で示し
た矩形205の中に存在するテープ組立体の部分がフレ
ーム201から除去され、フォーミング(形成)及び基
板への外側リードボンドが行なわれる。
【0015】更に、図1を再度参照すると、テープ組立
体100の一実施例は、集積回路が装着されるのと反対
側の表面上に二次的メタリゼーション領域105及び1
06を有している。一実施例においては、メタリゼーシ
ョン領域105及び106は、メタリゼーション領域1
05及び106上に装着される外部部品へ電源信号を接
続するために使用される。このような外部部品は、例え
ば、集積回路へ供給される電源信号を分離させる公知の
目的のために使用される物理的に小さな寸法のチップコ
ンデンサを有することが可能である。図1に示した如
く、金属部分105及び106は、領域107によって
分離されており、該領域を横断して外部部品が延在す
る。メタリゼーション領域105及び106は、ビア
(貫通導体)104を使用してテープの反対側のメタリ
ゼーションへ接続されており、そのメタリゼーションは
内側リードボンド及び外側リードボンドの何れか一方又
は両方のために使用される。
【0016】図3は、集積回路ダイ301が内側リード
ボンドされており且つチップコンデンサ305が取付け
られている図1の構成体を示した概略断面図である。図
3に示した如く、集積回路301は例えば公知の態様で
そのボンディングパッド上に形成したバンプ302を有
している。集積回路ダイ301は、テープキャリア30
4上に形成した金属リード102a及び102bに対し
てバンプ302を介して内側リードボンドされている。
テープ304の反対側には金属区域105及び106が
位置されており、それに対して、例えばチップコンデン
サ305等のような外部部品が接続されている。絶縁領
域107が金属領域105と106とを電気的に分離し
ており、該絶縁領域107は、テープを有するか、又は
単に間隙を有することが可能である。一例として、メタ
リゼーション部分106は、テープ304を貫通して形
成されているビア(貫通導体)104によってリード1
02bへ接続されている。
【0017】図4(a)は、大略図3の構成を示してい
るが、簡単化のために、図3のチップコンデンサ305
は図4(a)には示してはいない。しかしながら、チッ
プコンデンサ305は、使用される場合には、大略、集
積回路ダイ301が内側リードボンドされるのと反対の
テープ401の側における区域402に対して通常電気
的及び機械的に取付けられるものであることを理解する
ことは容易である。図4(a)に示した如く、個々の集
積回路テープユニット400は、図4(b)に示した如
く、脚部405を有するようにフォーミング、即ち形成
が行なわれる。脚部405は、集積回路ダイ301が内
側リードボンドされているテープの部分に関して所望の
角度に該テープの部分を屈曲させることよってフォーミ
ング、即ち形成される。このことは、何れの任意の態様
で実施することが可能であり、例えば、脚部405が、
湾曲部406を介してテープの残部へ取付けられてお
り、その湾曲部406は、滑らかな曲線上のものとする
か、又は脚部405とテープの残部との間に所望の角度
を与えるために幾つかの折れ曲がったベンドで形成する
ことも可能である。図4(b)は概略断面図であるが、
脚部405が、基板へ外側リードボンドされる複数個の
メタリゼーションリードを有していることは容易に理解
される。所望により、この構成は、本願と同時継続中の
米国特許出願で発明者がOoi et al.であり、
代理人番号がNSCO−040/NS1506である米
国特許出願に記載されている。
【0018】図5は、複数個のテープ装着した集積回路
を示した概略断面図であり、その場合、テープユニット
400は、基板501ヘ外側リードボンドされている。
基板501は、例えば、プリント回路基板、又はセラミ
ック基板又はその他の任意の基板を有することが可能で
ある。基板501は、その表面上に複数個の金属トレー
ス(不図示)を有しており、それに対して、集積回路テ
ープ組立体400の各々の脚部405上に設けられてい
る対応する金属トレースが外側リードボンドされる。図
5に示した如く、極めて高い集積度が与えられる。なぜ
ならば、隣接する集積回路テープ組立体の間のピッチT
は極めて小さくすることが可能だからである。実際に、
ピッチTは、集積回路テープ組立体400(その上に装
着されている集積回路を包含する)の厚さとその脚部4
05の長さとの和によって支配される。脚部405は、
例えば、従来の半田リフロ又は適宜の小さな外側リード
ボンディング工具を使用する熱圧着外側リードボンド技
術を使用する適宜の外側リードへボンドを行なうのに充
分な大きさであることが必要であるにすぎない。一例と
して、ピッチTは、典型的に、約50乃至150ミルの
オーダとすることが可能である。
【0019】図5に示した如く、個々の集積回路組立体
400は、共通基板501へ外側リードボンドさせるこ
とが可能であり、その際に非常に高集積度の電子部品を
提供している。更に、複数個の個別的集積回路テープ組
立体400は基板501に装着されているので、従来技
術と比較して歩留まりが増加される。なぜならば、個別
的集積回路テープ組立体400は、基板501へ外側リ
ードボンドされる前に、組立てられ且つテストされるか
らである。更に、基板501へ外側リードボンドするこ
とにより、個々の集積回路テープ組立体400の組立期
間中又はその後に問題が発生した場合には、その個別的
な集積回路テープ組立体400を除去し且つ他のものと
置換させることが可能である。
【0020】集積回路テープ組立体400内に設けられ
る集積回路は、任意の従来の態様で封止化させることが
可能である。本発明の一実施例においては、該集積回路
は、例えば、エポキシを使用することによる従来の態様
で封止化されるものではなく、基板501と集積回路テ
ープ組立体400とを包含する全体的な副組立体500
が適宜の不活性環境内に浸潰させる。例えば、副組立体
500を、例えば3Mコーポレーションから入手可能な
タイプのフルオロカーボン液体等のような不活性液体の
浴槽内に浸漬させる。このことは、集積回路、及びそれ
らの内側リードボンド及び外側リードボンドを非侵食性
環境に維持することを可能とする。このことは、更に、
大きな冷却能力を与え、その際に、個々の集積回路が比
較的低い温度に維持することを可能とし、その際に集積
回路の動作を向上させることを可能とする。
【0021】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図1】 本発明の一実施例に基づいて構成したテープ
キャリアを示した概略平面図。
【図2】 適宜のフレーム内に形成したテープキャリア
を示した概略平面図。
【図3】 集積回路ダイとチップコンデンサとが取付け
られた図1の構成体を示した概略断面図。
【図4】 (a)は集積回路ダイを包含する図1のテー
プキャリアの一実施例を示した概略断面図であり(b)
は形成した後の図4(a)の構成を示した概略断面図。
【図5】 本発明の一実施例に基づいて構成した複数個
のテープ装着した集積回路を有する基板の一部を示した
概略断面図。
【符号の説明】
100 テープキャリア 102a,102b 金属トレース 103a 内側リードボンド(ILB)部分 104 ビア(貫通導体) 105,106 メタリゼーション領域 108 構造的支持部分 109a,109b 金属リード 301 集積回路ダイ 302 バンプ 304 テープキャリア 305 チップコンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル エイ. ミルリツク アイルランド国, ダブリン, キリニー カウンテイー, チヤーチ ロード, バイオレツト ヒル, クパチーノ(番地 の表示なし) (72)発明者 グレゴリー ダブリユ. ポツチ アメリカ合衆国, ウイスコンシン 54729,チツプワ フオールス, イース ト ラフアイエツト ドライブ 21463

Claims (21)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置パッケージにおいて、第一表
    面を有する基板が設けられており、前記基板上に電気的
    に且つ物理的に装着された複数個の個別的な集積回路テ
    ープ組立体が設けられており、前記各個別的集積回路テ
    ープ組立体が、集積回路の内側リードがボンドされてい
    る第一表面を有すると共に前記第一表面が前記基板の前
    記第一表面から選択されたゼロでない角度にあるように
    配設されている第一テープ部分と、前記基板の前記第一
    表面へ外側リードがボンドされている第一表面を有する
    第二テープ部分と、前記第一テープ部分と第二テープ部
    分とを接続しており且つ前記第一テープ部分を前記第二
    テープ部分から前記選択したゼロでない角度で配設させ
    るべく作用する形成部分とを有することを特徴とするパ
    ッケージ。
  2. 【請求項2】 請求項1において、前記第一テープ部分
    が、前記集積回路のほぼ上方に延在しており且つ前記集
    積回路への前記内側リードボンド用の第一表面を有する
    第三テープ部分を有することを特徴とするパッケージ。
  3. 【請求項3】 請求項2において、前記第三テープ部分
    が、前記第一表面上に前記集積回路上の関連するボンド
    位置に対する内側リードボンド用の複数個の位置を有す
    る第一領域と、前記第一表面上に前記集積回路上の関連
    するボンド位置に対する内側リードボンド用の第二複数
    個の位置を有する第二領域と、内側リードボンド用の前
    記第二複数個の位置に対し電気的接続を与えるためにほ
    ぼ前記第一領域から前記第二領域へ前記テープ部分上を
    延在する1つ以上の電気的相互接続とを有することを特
    徴とするパッケージ。
  4. 【請求項4】 請求項2において、前記第一表面の反対
    側の前記第三テープ部分の第二表面へ付加的な部品を装
    着する手段が設けられていることを特徴とするパッケー
    ジ。
  5. 【請求項5】 請求項4において、前記付加的な部品が
    コンデンサを有することを特徴とするパッケージ。
  6. 【請求項6】 請求項5において、前記コンデンサが、
    前記集積回路へ供給される電源信号ヘ電気的に接続され
    ていることを特徴とするパッケージ。
  7. 【請求項7】 請求項4において、前記電気部品を装着
    する手段が、前記電気部品に対する電気的及び物理的接
    続のために所望のパターンを与えるべくパターン形成さ
    れており前記第三テープ部分の前記第二表面上に形成さ
    れている電気的導電物質からなる層を有することを特徴
    とするパッケージ。
  8. 【請求項8】 請求項7において、前記第三テープ部分
    の前記第二表面上に形成した前記導電性物質の所望部分
    を前記テープの前記第一表面上の前記導電性物質の所望
    部分へ電気的に接続するための貫通導体が前記テープを
    介して設けられていることを特徴とするパッケージ。
  9. 【請求項9】 集積回路テープ組立体において、集積回
    路への内側リードボンド用の第一表面を有する第一テー
    プ部分が設けられており、基板への外側リードボンド用
    の第一表面を有する第二テープ部分が設けられており、
    前記第一テープ部分と第二テープ部分とを接続する形成
    部分が設けられており、前記形成部分は前記第一テープ
    部分を前記第二テープ部分に対しほぼ垂直に配設させる
    べく作用し、前記第一テープ部分の一部として形成され
    ており且つ前記集積回路のほぼ上方を延在し且つ前記集
    積回路への前記内側リードボンド用の第一表面を有する
    第三テープ部分が設けられていることを特徴とする組立
    体。
  10. 【請求項10】 請求項9において、前記第三テープ部
    分が、前記集積回路上の関連するボンド位置に対する内
    側リードボンド用の第一複数個の位置を有する第一エッ
    ジと、前記集積回路上の関連するボンド位置に対する内
    側リードボンド用の第二複数個の位置を有する第二エッ
    ジと、内側リードボンド用の前記第二複数個の位置に対
    し電気的接続を与えるためにほぼ前記第一エッジから前
    記第二エッジへ延在する1個以上の電気的相互接続とを
    有することを特徴とする組立体。
  11. 【請求項11】 請求項10において、前記第一表面の
    反対側の前記第三テープ部分の第二表面へ付加的な部品
    を装着する手段が設けられていることを特徴とする組立
    体。
  12. 【請求項12】 請求項11において、前記付加的部品
    がコンデンサを有することを特徴とする組立体。
  13. 【請求項13】 請求項12において、前記コンデンサ
    が前記集積回路へ供給される電源信号へ電気的に接続さ
    れていることを特徴とする組立体。
  14. 【請求項14】 請求項11において、前記電気部品を
    装着する手段が、前記第三テープ部分の前記第二表面上
    に形成されており且つ前記電気部品に対し電気的及び物
    理的接続用の所定のパターンを与えるべくパターン形成
    されている導電性物質からなる層を有することを特徴と
    する組立体。
  15. 【請求項15】 請求項14において、前記第三テープ
    部分の前記第二表面上に形成した前記導電性物質の所望
    部分を前記テープの前記第一表面上の前記導電性物質の
    所望部分へ電気的に接続するための貫通導体が前記テー
    プを介して設けられていることを特徴とする組立体。
  16. 【請求項16】 請求項1において、前記第一及び第二
    テープ部分の少なくとも一方が電気的相互接続の複数個
    の層を有することを特徴とするパッケージ。
  17. 【請求項17】 請求項2において、前記第三テープ部
    分が電気的相互接続の複数個の層を有することを特徴と
    するパッケージ。
  18. 【請求項18】 請求項9において、前記第一、第二及
    び第三テープ部分の内の少なくとも1つが電気的相互接
    続の複数個の層を有することを特徴とする組立体。
  19. 【請求項19】 基板を有する垂直半導体パッケージを
    製造する方法において、複数個の個別的な集積回路テー
    プ組立体を用意し、前記各組立体は集積回路が内側リー
    ドボンドされている第一部分と、前記基板への外側リー
    ドボンド用電気的相互接続を有する第二部分と、前記第
    一部分が前記第二部分に関して所望の角度をとるように
    前記第一部分と第二部分とを接続する形成部分とを有し
    ており、前記複数個の個別的集積回路テープ組立体を前
    記基板に対し外側リードボンドさせる、上記各ステップ
    を有することを特徴とする方法。
  20. 【請求項20】 請求項19において、更に、前記外側
    リードボンドステップの前に前記複数個の個別的集積回
    路テープ組立体をテストし、前記基板への外側リードボ
    ンドのために前記複数個の個別的集積回路テープ組立体
    の内の所望のものを選択する、上記各ステップを有する
    ことを特徴とする方法。
  21. 【請求項21】 請求項19において、更に、前記外側
    リードボンドのステップの後に前記複数個の個別的集積
    回路テープ組立体をテストし、前記テストステップに基
    づいて前記基板から前記複数個の個別的集積回路テープ
    組立体の選択したものを除去し且つ置換させる、上記各
    ステップを有することを特徴とする方法。
JP3235307A 1990-06-11 1991-06-11 垂直半導体相互接続方法及び構成体 Pending JPH0513504A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US535837 1990-06-11
US07/535,837 US5041903A (en) 1990-06-11 1990-06-11 Vertical semiconductor interconnection method and structure

Publications (1)

Publication Number Publication Date
JPH0513504A true JPH0513504A (ja) 1993-01-22

Family

ID=24135981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3235307A Pending JPH0513504A (ja) 1990-06-11 1991-06-11 垂直半導体相互接続方法及び構成体

Country Status (4)

Country Link
US (1) US5041903A (ja)
EP (1) EP0465814A1 (ja)
JP (1) JPH0513504A (ja)
KR (1) KR920001697A (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0423821B1 (en) * 1989-10-20 1995-12-20 Matsushita Electric Industrial Co., Ltd. Surface-mount network device
JPH04130763A (ja) * 1990-09-21 1992-05-01 Toshiba Corp 薄型メモリモジュール
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
EP0595021A1 (en) * 1992-10-28 1994-05-04 International Business Machines Corporation Improved lead frame package for electronic devices
US5653690A (en) * 1992-12-30 1997-08-05 Medtronic, Inc. Catheter having a balloon with retention enhancement
US5917236A (en) * 1995-12-08 1999-06-29 Hewlett-Packard Company Packaging system for field effects transistors
US6005776A (en) * 1998-01-05 1999-12-21 Intel Corporation Vertical connector based packaging solution for integrated circuits
US6172874B1 (en) * 1998-04-06 2001-01-09 Silicon Graphics, Inc. System for stacking of integrated circuit packages
JP3628523B2 (ja) * 1998-09-03 2005-03-16 シャープ株式会社 情報処理装置およびパターン生成プログラムを記録した記録媒体
US6952814B2 (en) * 2002-11-20 2005-10-04 Sun Microsystems Inc. Method and apparatus for establishment of a die connection bump layout
US7884452B2 (en) 2007-11-23 2011-02-08 Alpha And Omega Semiconductor Incorporated Semiconductor power device package having a lead frame-based integrated inductor
US8217748B2 (en) * 2007-11-23 2012-07-10 Alpha & Omega Semiconductor Inc. Compact inductive power electronics package
US7868431B2 (en) * 2007-11-23 2011-01-11 Alpha And Omega Semiconductor Incorporated Compact power semiconductor package and method with stacked inductor and integrated circuit die
US7884696B2 (en) * 2007-11-23 2011-02-08 Alpha And Omega Semiconductor Incorporated Lead frame-based discrete power inductor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2524581A1 (de) * 1975-06-03 1976-12-23 Siemens Ag Flexible gedruckte schaltung
US4266282A (en) * 1979-03-12 1981-05-05 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4426689A (en) * 1979-03-12 1984-01-17 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4413308A (en) * 1981-08-31 1983-11-01 Bell Telephone Laboratories, Incorporated Printed wiring board construction
JPS59113652A (ja) * 1982-12-20 1984-06-30 Toshiba Corp フラツトパツケ−ジic
US4772936A (en) * 1984-09-24 1988-09-20 United Technologies Corporation Pretestable double-sided tab design
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
JPS63131561A (ja) * 1986-11-18 1988-06-03 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 電子パツケージ
US4912527A (en) * 1987-07-24 1990-03-27 Nec Corporation Optical apparatus for pulling an intermediate frequency in a predetermined frequency range
US4855809A (en) * 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
US4975763A (en) * 1988-03-14 1990-12-04 Texas Instruments Incorporated Edge-mounted, surface-mount package for semiconductor integrated circuit devices
DE3809005A1 (de) * 1988-03-17 1989-09-28 Hitachi Semiconductor Europ Gm Chipmodul und seine herstellung und verwendung
US4879629A (en) * 1988-10-31 1989-11-07 Unisys Corporation Liquid cooled multi-chip integrated circuit module incorporating a seamless compliant member for leakproof operation

Also Published As

Publication number Publication date
US5041903A (en) 1991-08-20
KR920001697A (ko) 1992-01-30
EP0465814A1 (en) 1992-01-15

Similar Documents

Publication Publication Date Title
EP0575806B1 (en) Package for integrated circuit chips
US5294039A (en) Plated compliant lead
US5177863A (en) Method of forming integrated leadouts for a chip carrier
US4750089A (en) Circuit board with a chip carrier and mounting structure connected to the chip carrier
JPH02152245A (ja) 多数の回路要素を取り付けうる両面回路板
EP0562725A2 (en) Adaptor element for modifying electrical connections to an electrical component
JPH0550134B2 (ja)
JP2716012B2 (ja) 半導体パッケージ及びその実装方法
JP2889407B2 (ja) 垂直半導体相互接続方法及び構成体
US5854740A (en) Electronic circuit board with semiconductor chip mounted thereon, and manufacturing method therefor
US5041903A (en) Vertical semiconductor interconnection method and structure
US5220491A (en) High packing density module board and electronic device having such module board
US5061988A (en) Integrated circuit chip interconnect
US5239199A (en) Vertical lead-on-chip package
JPH06104374A (ja) 電子回路パッケージ並びにその導体の成形加工装置及び成形加工方法
US4531285A (en) Method for interconnecting close lead center integrated circuit packages to boards
EP0495629B1 (en) Vertical lead-on-chip package
JPH05259372A (ja) ハイブリッドic
EP0526147B1 (en) Film-carrier type semiconductor device and process for fabricating the same
JP2623980B2 (ja) 半導体搭載用リード付き基板の製造法
JPH0810192Y2 (ja) 半導体の実装構造
JP2848346B2 (ja) 電子部品の実装方法
JP3063733B2 (ja) 半導体パッケージ
JP2505359Y2 (ja) 半導体搭載用基板
JPH05326814A (ja) 電子回路素子搭載用リードフレーム