JPH05135228A - デイジタル信号受け渡しシステムとデイジタル音声信号処理回路及び信号変換回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ディジタル信号の形態のま々で商品価値を持つ
ようにした情報等の販売を実現したディジタル信号受け
渡しシステムと、それに好適な音声処理回路や信号処理
回路等を提供する。 【構成】端末装置１００は、通信回線を介してディジタ
ル信号の販売元と接続され、ディジタル信号は、通信回
線を通して特定の端末装置にのみ転送される。端末装置
１００は、入力部１０２、記憶部１０３及び出力部１０
４から構成され、各回路ブロックはＶＭＥバス１０５に
より接続されてディジタル信号や、各種制御信号の授受
が行われる。この端末装置１００に点線で示した再生機
能付きメモリカード１０１を接続し、特定された情報を
受け取り記憶させるとともにメモリ単独で記憶させた情
報の再生を行う。ディジタル音声信号の無音期間を加工
して遅聴き再生や早聴き再生を実現する。又簡単な構成
のデータ圧縮および伸長回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル信号受け
渡しシステムとディジタル音声信号処理回路及び信号変
換回路に関し、例えば、特定された音声情報等を電気信
号の形態のまま特定された者に受け渡して販売ないし提
供することを実現したディジタル信号受け渡しシステム
と、それに好適なディジタル音声信号処理回路及び信号
変換回路、データ圧縮及び伸長回路に利用して有効な技
術に関するものである。

【０００２】

【従来の技術】情報等の商品化の例としては、古くから
は紙を媒体として文字等を印刷して販売する新聞や雑誌
等がある。上記紙に代えて、フロッピーディスクメモリ
やＩＣカードといったような記憶媒体を介して各種ソフ
トウェア等を販売する例もある。また、ケーブルテレビ
ジョンや衛星放送のように通信手段を介して契約した特
定者にニュースや放送番組を提供することも行われてい
る。

【０００３】さらに、従来のノート型パーソナルコンピ
ュータや電子手帳とは異なり、時間と場所の制約を受け
ずに、他の人にメッセージを送ったり、データベースへ
のアクセス、さらには情報の加工を簡単に行えるように
した携帯型コンピュータが、１９９０年１１月２６日付
『日経エレクトロニスク』頁１１６〜頁１２４において
提案されている。このシステムにおいては、携帯型端末
に対して、公衆電話やＦＭ放送を通してデータ電送を行
ことや、ＩＣカードを本屋や駅売店により提供すること
等が提案されている。

【０００４】また、特開昭６３−６１３９１号に情報の
提供および授受を行なうシステムについても開示されて
いる。

【０００５】また、ディジタル回路により実現できるデ
ィジタルアナログ変換器が特開昭６１−２３６２２２号
公報により提案されている。

【０００６】

【発明が解決しようとする課題】新聞や雑誌といったよ
うな紙を媒体として情報等を商品化して販売する場合に
は、印刷や輸送に時間がかかりタイムリーな情報の販売
に不向きであるばかりでなく、紙を作るために森林伐採
を行うことや不要になったときにゴミの排出させるとい
ったような地球環境の悪化をもたらす。また、電子手帳
等のようにＩＣカードやフローピーディスクを媒体とし
た場合には、電子手帳やパーソナルコンピュータといっ
た端末装置が必要となるばかりでなく、これらの端末装
置は電子手帳等のように情報加工を前提とするものであ
るから、その操作が比較的複雑で使い勝手が悪く一般的
な普及を妨げている。また、ＦＭ放送を利用して大量の
データを流すようにした場合には、必要な情報の選択が
煩わしいものとなるばかりでなく、上記衛星放送やケー
ブルテレビジョン放送と同様に必要な情報の他不必要な
情報までも一括契約により受け取ることとなり非効率的
である。

【０００７】そこで、本願発明者等は、電気信号の形態
ままの情報等を一般的な商品と同様な形態で受け渡しす
ることを可能にし、かつ受け取った情報を携帯可能な超
薄形の再生機能付きメモリカードで再生するディジタル
信号受け渡しシステムとそれに好適なディジタル音声信
号処理回路及び信号変換回路を開発するに至った。

【０００８】この発明の目的は、電気的なディジタル信
号の形態のままで商品価値を持つようにした情報等の販
売を実現したディジタル信号受け渡しシステムを提供す
ることにある。

【０００９】この発明の他の目的は、上記ディジタル信
号受け渡しシステムにおいて、少なくとも処理する信号
よりも速い速度で、上記ディジタル信号供給源と上記再
生機能付きメモリカードとの間でディジタル信号の受け
渡しを行うことを実現することにある。

【００１０】更にこの発明の他の目的は、上記ディジタ
ル信号受け渡しシステムに適した端末装置を提供するこ
とにある。

【００１１】更にこの発明の他の目的は、上記ディジタ
ル信号受け渡しシステムに適した上記再生機能付きメモ
リカードの高品質でたような再生方法および装置を提供
することにある。

【００１２】更にこの発明の他の目的は、上記ディジタ
ル信号受け渡しシステムにおける情報の効率的転送およ
び情報の機密保護について、その方法および装置を提供
することにある。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ディジタル信号の受け渡し
においてディジタル信号供給源としての端末装置と一対
一に対応して再生機能付きメモリカードとしてのイヤホ
ンを有する超小形超薄形カード状のプレーヤを接続し、
特定されたディジタル信号をそのままの形態で受け取り
記憶回路に記憶させるとともに上記プレーヤ単独で記憶
させたディジタル信号の再生を行うことである。

【００１４】例えば、上記ディジタル信号受け渡しシス
テムにおいて、少なくとも処理する信号よりも速い速度
で、上記ディジタル信号供給源と上記再生機能付きメモ
リカードとの間でディジタル信号の受け渡しを行う。ま
た、ディジタル信号の供給元とディジタル信号供給源と
の間で、この供給元から必要に応じてディジタル信号を
通信回線又は適当な記憶媒体を介して受け取り記憶する
とともに、上記再生機能付きメモリカード（プレーヤ）
とコネクタを介して接続されて特定されたディジタル信
号の受け渡しを行う。更に、上記端末装置の記憶容量
は、再生機能付きメモリカード（プレーヤ）上の記憶回
路の記憶容量に比べて同一もしくはそれ以上の記憶容量
であって、上記端末装置に比較的大きな記憶容量を持つ
磁気ディスクメモリ装置をバックアップメモリとして用
い、再生機能付きメモリカードとの間で受け渡し量の多
いディジタル信号又は時間の経過とともに更新されるデ
ィジタル信号を高速アクセスが可能な半導体メモリによ
り構成されたバッファメモリに記憶させることにより効
率的情報の受渡しを行なっている。更には、再生機能付
きメモリカード内における記憶回路に対する記憶領域の
管理を行なうものである。また、上記端末装置は、指定
されたディジタル信号の一部分を一定時間にかぎり再生
して出力させる機能を持つ試聴、更には、無音期間制御
による遅聴き、早聴き、そして量子化雑音除去等により
超小形超薄形の再生機能付きメモリカードを持ったディ
ジタル信号受け渡しシステムを実現するものである。

【００１５】

【作用】プレーヤは、ディジタル信号を電気信号の形態
で受け取り、単独で再生するものであるので受け渡され
たディジタル信号の価値をそのままで発揮させることで
きる。これにより、ディジタル信号の形態のままでよい
からその加工、製造や販売システムの構築が容易に行え
るとともに、プレーヤの構成が簡単でかつ超小形超薄形
カード状であって操作も易しいから誰にでも扱える。デ
ィジタル音声信号の無音期間を実質的に拡大したり拡張
させることにより、音声品質を劣化させることなく、早
聴きや遅聴きが可能になる。

【００１６】

【実施例】図１には、この発明に係るディジタル信号受
け渡しシステムの一実施例の要部ブロック図が示されて
いる。この実施例では、ディジタル信号を商品化して販
売することを目的としたシステムに向けられている。す
なわち、ディジタル信号の受け渡しの１つの形態として
ディジタル信号の販売がある。

【００１７】同図には、ディジタル信号販売システムの
うち、端末装置のブロック図が示されている。この端末
装置１００は、タバコやジュースといったような清涼飲
料水の自動販売機に相当するものである。この端末装置
１００は情報サーバといった役割を果たし、特に制限さ
れないが、広帯域ディジタル通信回線Ｂ−ＩＳＤＮを介
してディジタル信号の販売元と接続されて、商品として
のディジタル信号の受け取りを行う。このようなシステ
ムを採ることにより、ディジタル信号は、上記タバコや
ジュースといったような商品と同様に、通信回線を通す
ことにより特定された端末装置１００に対してのみ転送
させる。この場合の商品としてのディジタル信号にあっ
ては、上記タバコやジュースといったような一般的な商
品の搬送のように交通渋滞や大気汚染をもたらこともな
く、高速にしかも大量の商品としてのデータ転送を行う
ことができる。上記端末装置１００は、例えば駅売店や
タバコ屋や本屋といったような商店の店先に設置され
る。

【００１８】端末装置１００は、大きく分けると入力部
１０２、記憶部１０３及び出力部１０４から構成され、
各回路ブロックはＶＭＥバス１０５により接続されてデ
ィジタル信号や、各種制御信号の授受が行われる。この
端末装置１００に同図で点線で示した再生機能付きメモ
リカード１０１（以下プレーヤ）を接続し、商品として
の特定のディジタル信号がそのまま受け渡される。

【００１９】図２には、上記端末装置１００の入力部１
０２のブロック図が示されている。上記端末装置１００
の入力部１０２は、広帯域ディジタル通信回線Ｂ−ＩＳ
ＤＮに対応したディジタル入力インターフェイスと、ア
ナログ信号の形態での入力信号を受け取るアナログ入力
インターフェイス（右アナログ入力、左アナログ入力）
を持つ。アナログ入力インターフェイスは、右入力Ｒｉ
ｎと左入力Ｌｉｎに対応してローパスフィルタ２０２
ａ、２０２ｂがそれぞれ設けられ、アナログ入力信号Ｒ
ｉｎとＬｉｎに含まれる余分な周波数帯域成分が予め除
去される。そして、これらの入力信号ＲｉｎとＬｉｎ
は、マルチプレクサ２０３を介して時間的に交互に選択
されてサンプル・ホールド回路２０４に取り込まれ、ア
ナログ／ディジタル変換回路２０５によりディジタル信
号に変換される。このとき、アナログ／ディジタル変換
回路２０５からは時系列的に右チャンネル信号と左チャ
ンネル信号の２チンャネル（ステレオ）のディジタル信
号が時分割的に出力され、上記ディジタル入力インター
フェイス２０７に取り込まれる。このようなアナログ入
力インターフェイスは、例えば放送等により送られる音
楽番組や定時のニュース番組、株式情報あるいは各種商
品市況等をディジタル信号化して記憶回路に記憶させる
等のために用いられる。

【００２０】なお、モノラル信号は、上記右又は左入力
信号を用いて入力される。音楽番組のように帯域の広い
入力信号に対しては、ローパスフィルタ２０２ａ，２０
２ｂの帯域を広くし、ニュース番組のように帯域の狭い
入力に対してはローパスフィルタ２０２ａ，２０２ｂの
帯域を狭く切り換える等の機能を付加してもよい。２０
６は、入力部制御回路であり、２０１は、上記Ｂ−ＩＳ
ＤＮに対応したネットワークインターフェイスである。

【００２１】上記アナログ入力インターフェイスは、電
話回線に接続して留守番電話機からのメッセージを受け
取るようにしてもよい。この場合、端末装置１００に電
話機能が付加され、上記留守番電話機と接続して録音さ
れたメッセージを受け取るようにしてもよい。このよう
にアナログ入力インターフェイスを用いると、メッセー
ジの転送時間が長くなってしまう。そこで、ディジタル
回線を持つ加入者にあっては、ディジタル式の留守番電
話機によりメッセージをディジタル信号化して記憶させ
るようにしておけば、記録された複数のメッセージを極
く短い時間で受け取ることができる。このようにすれ
ば、出先において交通機関等による移動中等の任意のと
きにメッセージを聞き取るようにすることができる。

【００２２】図３には、上記端末装置１００における記
憶部の一実施例のブロック図が示されている。この記憶
部は、ハードディスクメモリ３０１等のような外部記憶
装置と、バッファメモリとしてのＲＡＭ（ランダム・ア
クセス・メモリ）３０８、及び上記のようなディジタル
入力又はアナログ入力のための情報処理プログラムや、
ハードディスクメモリ３０１とのデータ授受、液晶表示
装置３０３の表示動作及び出力部に接続されるプレーヤ
１０１とのデータ転送動作等の各種プログラムが格納さ
れたＲＯＭ（リード・オンリー・メモリ）３０７及び上
記プログラムに従った情報処理や制御動作を行うマイク
ロプロセッサ３０６を含む。ＲＡＭ３０８は、特に制限
されないが、約１ＭＢの記憶容量を持ち、ＲＯＭ３０７
は約５１２ＫＢ（キロバイト、以下同じ）の記憶容量を
持つ。ハードディスクメモリ３０１は、特に制限されな
いが、約２５０ＭＢ（メガバイト、以下同じ）の記憶容
量を持ち、電源遮断時のバックアップメモリとしての機
能を持つ他、多種類のディジタル信号を格納しておくと
いった倉庫のような役割を果たす。このハードディスク
メモリ３０１は、ハードディスク制御回路３０２を介し
て内部バス３０９に接続され、マイクロプロセッサ３０
６の指示に従いデータの書き込みと読み出しを行う。

【００２３】３０３は、液晶表示装置であり、情報メニ
ューの表示、操作指示等を表示するために用いられる。
その表面はタッチキー機能が付加されて、表示メニュー
の選択や、表示切り換え等を行う。例えば、プレーヤ１
０１を差し込むと、表示画面に最初に表示される情報メ
ニューとして、１．音楽、２．ニュース、３．天気予
報、４．株式市況、５．朗読等が表示される。そして、
その中の１つ、例えば２．ニュースを指定すると画面が
切り替わり、１．ＮＨＫ、２．ＦＥＮ、３．交通情報、
４．スポーツニュース等の表示が行われる。そして、希
望するニュース番組を指定することにより、それに対応
したディジタル信号をプレーヤ１０１が受け取る。

【００２４】例えば、１．音楽の場合には、クラシッ
ク、ポピューラー、歌謡曲、ジャズといったような音楽
ジャンルが表示され、特定の音楽ジャンルを選択する
と、それに対応して販売可能な曲名が表示される。この
曲情報は、特に制限されないが、ＲＯＭ３０７又はハー
ドディスクメモリ３０１の特定のエリアに格納させてお
くものとする。ハードディスクメモリ３０１に該当曲が
無いときには、上記通信回線Ｂ−ＩＳＤＮを介してディ
ジタル信号販売元と接続され、目的の音楽プログラムの
伝送を受けてプレーヤ１０１に引き渡される。上記液晶
表示装置３０３は、ＬＣＤ制御回路３０４を介して内部
バス３０９に接続され、上記のような表示とそれに対応
したタッチキーの入力が行われる。

【００２５】バスインターフェイス３０５は、上記内部
バス３０９とＶＭＥバス１０５との接続を行うＶＭＥバ
スインターフェイスである。

【００２６】上記ニュースや株式市況といったように時
間の経過とともに最新情報に置き換える必要のあるもの
は、後述する出力部に設けられるバッファメモリ４０３
に格納させておくようにする。これにより、逐一ハード
ディスクメモリ３０１をアクセスすることなく、直ちに
プレーヤ１０１に転送することができる。また、音楽プ
ログラムでも、販売量の多いものはバッファメモリ４０
３に格納しておくものとしてもよい。この場合、表示メ
ニューとして各音楽ジャンルに対応して販売量がトップ
テンのものを表示させて、ユーザーの選択を容易にする
ようにしてもよい。

【００２７】上記端末装置１００の出力部は、図４に示
すようにＶＭＥバス１０５に接続される出力インターフ
ェイス４０１と、プレーヤ制御回路４０２、バッファメ
モリ４０３、モニター制御回路４０４及びモニター回路
４０５等から構成される。出力部は、プレーヤ１０１と
の接続を行うコネタクを持ち、プレーヤ１０１とコネク
タを介して接続されて、商品としてのディジタル信号の
受け渡しを行う。バッファメモリ４０３は、約９６ＭＢ
の比較的大きな記憶容量を持つ、これは後述するような
プレーヤ１０１の最大記憶容量８ＭＢの約１０倍に相当
する。

【００２８】モニター回路４０５は、特に制限されない
が、スピーカ４０６やヘッドフォン出力を備えて音楽プ
ログラムの選曲のときにサワリの部分を聞かせる等のた
めに用いられる。この機能は、いわば本屋の立ち読みと
いった機能であり、無形のディジタル信号の販売促進
や、ディジタル信号の選択ミスを防ぐ上で有効である。
上記のモニター出力機能は、特に制限されないが、約１
０秒程度を最大時間として、タッチキー等がオン状態で
ある期間だけ出力させるようにする。これにより、目的
が達成されしだいモニター出力が停止されるのでモニタ
ー再生の無駄時間をなくすことができる。このモニター
回路４０５とそのモニター制御回路４０４は、後述する
プレーヤ１０１の再生回路と同等のものが用いられる。

【００２９】前記のように自動販売機により販売される
タバコやジュースといった商品は、包装又は容器の中に
入れられて包装や容器と一体的に販売される。また、従
来の商品化された情報等は、紙を媒体とした印刷物、フ
ロッピーやＩＣメモリを媒体としてそれが包装や容器と
いった役割を果たして販売される。そして、音楽プログ
ラムも磁気テープやコンパクトディスクといった記憶媒
体と一体的に販売される。これらの媒体は、それ自体で
は何の商品価値も持たない。それが電子手帳やパーソナ
ルコンピュータといった端末装置と組み合わせされて、
商品としての情報の取り出しと加工が行われる。また、
音楽プログラムもカセット式テープレコーダや再生装置
と組み合わせてはじめて商品の価値が発揮される。

【００３０】これに対して、本願においては、上記のよ
うな容器といった役割を果たす記憶媒体を介在させるこ
と無しに商品としてのディジタル信号をそのまま受け渡
すようにする。このようなディジタル信号の受け渡しの
ために、プレーヤ１０１には後述する記憶回路７０１が
搭載される。そして、この記憶回路７０１に取り込まれ
たディジタル信号は、プレーヤ１０１の持つ再生回路に
よりプレーヤ１０１単体での再生が可能にされる。すな
わち、受け渡された商品が、そのまま直ちに商品として
の価値を発揮する。このような２つの特徴が、従来にお
ける商品の取引きと大きく異なるものである。また、上
記のようにプレーヤ１０１を端末装置１００に接続し
て、商品としてのディジタル信号を受け渡しを行うシス
テムでは、必要なときに必要な情報のみを特定して販売
できる。

【００３１】図４において、４０７は電源回路であり、
特に制限されないが、プレーヤ１０１への高速なディジ
タル信号の伝送、言い換えるならば、書き込み動作のた
めに、端末装置１００から動作電源の供給が行われる。
また、プレーヤ１０１の電源として、後述するような一
次電池に代えて充電が可能な二次電池を用いた場合や、
一次電池と二次電池とが内蔵される場合には、プレーヤ
１０１が端末装置１００に接続されたときに、上記のよ
うなディジタル信号の受け渡しが行われるとともに、上
記の電源回路４０７により二次電池に対する急速充電も
行われる。

【００３２】上記出力部とプレーヤ１０１との間で授受
される信号の例としては、上記動作電圧Ｖ、ディジタル
信号Ｄ、アドレス信号Ａ、制御信号Ｃ及びステータス信
号Ｓ等がある。なお，ステータス信号Ｓには、端末装置
１００においてプレーヤ１０１の内蔵電源の電池残量を
チェックするための信号が含まれる。内蔵電源の電圧値
は、電源に採用される電池の寿命を表している。したが
って、端末装置１００において、プレーヤ１０１の内蔵
電源の電圧値をチェックするための信号を確認すること
により、端末装置１００によってプレーヤ１０１の電池
（内蔵電源）が正常かどうか判断できる機能を付加する
ことができる。

【００３３】プレーヤ１０１の記憶回路に、情報を保持
するための電源が必要なメモリ（ＳＲＡＭ，ＤＲＡＭ
等）を使用した場合、電池の寿命が大きな問題となる。
もし、プレーヤ１０１の電池が無効な状態において、端
末装置１００からプレーヤ１０１に情報を転送しても、
転送した情報及びその作業そのものが無効になってしま
う。この問題を回避するためには，情報転送作業の前に
あらかじめ端末装置１００において、プレーヤ１０１の
電池残量をチェックし、その電池が正常かどうか判断す
る必要がある。上記プレーヤ１０１の内蔵電源の電圧値
をチェックする機能は、上記電池寿命の問題を解決し、
システムの信頼性及び情報の価値を高める役割を果たし
ている。

【００３４】また、現状のカセットテープレコーダ等は
原則的に情報の記憶時間と再生時間が等しい。これは、
本願で提案するような情報の自動販売システムにおい
て、利用者に対して大きな問題となる。従って、上記デ
ィジタル信号受け渡しシステムにおいて、利用者の使い
勝手を考慮すると、端末装置１００とプレーヤ１０１と
の間のディジタル信号の受け渡しを可能な限り高速化す
ることが望ましい。この機能は、図４における端末装置
出力部１０４のバッファメモリ４０３とプレーヤ１０１
の記憶回路７０１に少なくとも再生する信号よりも速く
動作する記憶回路と記憶回路の制御回路及びデータ転送
手段を設ければ実現できる。

【００３５】この実施例を図５及び図６を使用して説明
する。まず、図５はプレーヤ１０１側の高速転送に関す
るブロック構成である。フォトセンサ５０２、Ｉ−Ｖア
ンプ５０３、シリアル／パラレル変換回路５０４、ＰＬ
Ｌ発振回路５０５、分周回路５０６、マルチプレクサ５
０７、およびモードスイッチ５０８が、プレーヤ内に付
加されている。光モード（モードスイッチ５０８を光側
にする）のときは、マルチプレクサ５０７のＢ入力側が
選択されＹ出力となるため、光のパルス列として供給さ
れる外部データ（単位書き込みデータ列の先頭部には”
１”の状態と”０”の状態を示すスタートビットが２ビ
ット分付加されている）を記憶回路７０１へ書き込むこ
とになる。即ち、光変調パルス列はフォトセンサ５０２
で電流信号に変換され、Ｉ−Ｖアンプ５０３で電圧信号
として波形整形され、該整形後のパルス列からクロック
成分を抽出するためのＰＬＬ発振回路５０５へ入力する
と同時に、シリアル／パラレル変換回路５０４の直列信
号入力端子Ｄへも入力する。上記ＰＬＬ発振回路５０５
で抽出したクロック信号（本願では８ＭＨｚの周波数）
は、上記シリアル／パラレル変換回路５０４のシフトク
ロックになると同時にｎ分の１（ｎは量子化ビット数＋
２ビットであり本願では１０である）分周回路５０６の
カウントクロックになり、該分周回路５０６の出力信号
（実施例では８００ｋＨｚ）が記憶回路７０１への書き
込みストローブ信号となる。

【００３６】また、電気モード（モードスイッチ５０８
を電気側にする）のときは、マルチプレクサ５０７のＡ
入力側が選択されＹ出力となるため、１６ビット並列デ
ータは入力バッファ５０１からマルチプレクサ５０７を
通過して記憶回路７０１へ書き込まれることになる。

【００３７】図６には，端末装置１００側のデータ送信
部を示すブロック構成が示されている。８ビット並列デ
ータはバッファメモリ４０３のデータ出力を出力バッフ
ァ６０１により出力し、また、光変調パルスはバッファ
メモリ４０３のデータをパラレル／シリアル変換回路６
０２で直列信号とし、スタートビット付加回路６０３で
データ列の先頭部に”１”の状態と”０”の状態を示す
スタートビットを２ビット付加し、Ｖ−Ｉアンプ６０４
でレーザダイオード６０５を駆動し、光のパルス列とし
て出力するものである。

【００３８】本実施例によれば、光結合によるワイヤレ
スで音声信号などの情報を高速に転送できる。例えば、
本実施例では、約６分の音声情報（分解能８ビット、サ
ンプリング周波数２２．０５ｋＨｚ、モノラル）をわず
か１０秒で転送することができた。また、高速転送時の
消費電力を少なくすることを目的として、クロック信号
の周波数を８００ｋＨｚに設定した例においても、多少
時間は要するものの良好な結果を得ることができた。

【００３９】本実施例の基本思想は、半導体メモリ等デ
ィジタルメモリの動作速度が処理されるアナログ信号よ
りも速いことに注目し、ディジタルメモリの内容を直接
ディジタル信号で高速に転送するという点にあり、この
思想の範囲で多くの応用動作が可能であることはいうま
でもない。たとえば、光結合方式ではなく、データ転送
元と直接コネクタ又はケーブルでつないでも全く同じ結
果を得、また、電波や磁気の応用の作用を用いても良
い。更に、８ビット並列データを転送する方式では、接
続コネクタのピン数が多くなるものの送信側あるいは受
信側の回路は簡単化されるにもかかわらず、転送速度は
更に１桁近く短くなり、上記約６分のデータをわずか１
秒で転送することができた。

【００４０】また、本実施例では、プレーヤ１０１の記
憶回路７０１を直接端末装置１００が管理する方法を採
ったが、記憶回路７０１の最初の番地（ゼロ番地）から
転送を開始し、アドレスカウンタ（例えば後述する図７
の７０３）がオーバーフローした時点で転送を終了させ
る方式や、転送データ列の先頭部分にＩＤ情報を付加す
ることによって、前記記憶回路７０１の任意の番地から
任意の番地までのデータを高速転送する方法も確認し、
良好な結果を得ることができた。

【００４１】通常、利用者の使い勝手を考慮すると、端
末装置１００に蓄積された豊富な情報の中から、必要な
ものを選択でき、プレーヤ１０１に転送して、任意の場
所で、任意の時間に、繰返し再生できることが要求され
る。したがって、プレーヤ１０１の記憶容量よりも端末
装置１００の記憶容量が少なくとも同一かもしくはそれ
以上となる。すなわち、プレーヤ１０１の記憶容量をＭ
ｐ、端末装置１００の記憶容量をＭｓとした場合、Ｍｐ
≦Ｍｓの関係になる。なお、この条件は、応用形態によ
っては特に限定されない。

【００４２】図７には、上記プレーヤ１０１の一実施例
のブロック図が示されている。

【００４３】プレーヤ１０１は、大きく分けるとディジ
タル信号を記憶する記憶回路７０１、ゲートアレイ等か
ら構成される大規模集積回路７０９、再生回路から構成
される。記憶回路７０１は、特に制限されないが、約８
ＭＢの記憶容量を持つ疑似スタティック型ＲＡＭから構
成される。例えば、後述するよう約４Ｍビットの疑似ス
タティック型ＲＡＭ（ＰＳＲＡＭ）を１６個搭載して、
上記約８ＭＢの記憶容量を実現する。大規模集積回路７
０９は、制御回路７０４、アドレスカウンタ７０３、マ
ルチプレクサ７０２及びパラレル／シリアル変換回路７
０５が搭載される。制御回路７０４は、記憶回路７０１
に記憶されたディジタル信号の読み出し再生動作のとき
の各種制御信号の他、記憶回路７０１へのデータ入力の
ときの制御信号も形成する。

【００４４】アドレスカウンタ７０３は、記憶回路７０
１に記憶されたディジタル信号を読み出しときのアドレ
ス信号を生成する。マルチプレクサ７０２は、記憶回路
７０１を端末装置１００からアクセスするときと、記憶
回路７０１を内部でアクセスするときのアドレス切り換
えを行う。すなわち、記憶回路７０１へのディジタル信
号の書き込みは端末装置１００側からのアドレスにより
行われ、そのディジタル信号の再生動作のときの読み出
しはアドレスカウンタ７０３により生成されたアドレス
により行われるものである。

【００４５】７０６は、ローパスフィルタであり、ディ
ジタルフィルタ回路から構成されて再生に必要な帯域成
分のみをディジタル／アナログ変換回路７０７に入力す
る。この実施例では、後述するように情報やプログラム
に応じて複数のサンプリングレートのディジタル信号を
扱うようにするものである。これらのサンプリングレー
トに応じてディジタルフィルタの通過帯域の切り換えも
行われる。ディジタル／アナログ変換回路は、時分割的
に入力されるステレオ信号に対応して左右に分離された
左右チャンネルのアナログ信号を出力する機能を持つ。
なお、ディジタル信号がモノラル信号である場合には、
両チャンネルから同じアナログ信号が出力される。プレ
ーヤ１０１は、小型軽量化のために音声出力はヘッドフ
ォンにより行うようにするものである。７１１はそのた
めのヘッドホン端子である。

【００４６】図８には、プレーヤ１０１を構成する実装
基板の一実施例の平面図が示されている。プレーヤ１０
１は、コントロール基板８０７とメモリ基板８０２から
構成される。コントロール基板８０７には、長手方向の
両端にボタン電池８０８ａ〜８０８ｄを挿入する電源部
とコネクタ部が分けられて設けられ、その間の基板表面
に上記大規模集積回路７０９や増幅回路素子８０５，８
０６、ローパスフィルタ７０６及びディジタル／アナロ
グ変換回路７０７を構成する各半導体集積回路装置等の
電子部品が搭載される。コネクタ８０４は、ＪＥＩＤＡ
(Japan Electronic Industry Development Assosiatio
n：日本電子工業振興協会）規格（メモリカード等の規
格）に合わせたものが用いられる。電源部はボタン電池
ホルダからなり、例えばアルカリボタン電池（ＬＲ４
４）が４個実装可能にされる。このコントロール基板８
０７のサイズは、特に制限されないが、縦が５２ｍｍ、
横が８２ｍｍとされて既存のＩＣカード用のケースに収
納可能にされる。

【００４７】メモリ基板８０２は上記コントロール基板
８０７における比較的厚さの厚いコネクタ部と電源部に
対応した部分を除いた大きさに相当し、両面に８個ずつ
のＰＳＲＡＭが搭載される。このメモリ基板８０２とコ
ントロール基板８０７とはフレキシブル配線基板８０３
により接続される。すなわち、上記２つの基板は、検査
や修理等を容易にするために見開き可能にされる。

【００４８】図９には、ケースに収められた状態の実装
基板の側面図が示されている。上記コントロール基板８
０７の電源部とコネクタ部を除く表面にメモリ基板８０
２がフレキシブル配線基板８０３を介することにより折
り返して重ね合わされる。これにより、既存のＩＣカー
ド（ＲＡＭカード）と同等のケースに収納可能となり、
小型でかつ薄型のプレーヤ１０１が実現できる。また、
上記のように修理のときにメモリ基板８０２とコントロ
ール基板８０７とを開いた状態にできるからＩＣやＬＳ
Ｉ等の電子部品の取替等が簡単にできる。

【００４９】図１０には、プレーヤ１０１の他の一実施
例の平面図が示されている。

【００５０】この実施例では、プレーヤ１０１本体と記
憶回路部１００１とが着脱可能にされる。すなわち、プ
レーヤ１０１本体は、前記同様にコントロール基板８０
７にコントロール用の大規模集積回路７０９やディジタ
ル／アナログ変換回路７０７及び増幅回路７０８等のＩ
Ｃや電池ケース及びＪＥＩＤＡ規格準拠のメモリカード
コネクタ８０４等から構成される。そして、同図に点線
で示すように内部に薄いカード状態の記憶回路部１００
１（メモリカード）を挿入できる空間と、図１１に示す
記憶回路部コネクタ１１０３が設けられる。記憶回路部
１００１は、例えば薄いカード状のプラスティックケー
スに、前記のような疑似スタティック型ＲＡＭとそのバ
ックアップ用の電池が収められて構成される。このよう
に記憶回路部１００１を着脱可能にすることにより、複
数種類のメモリカードを用意できる。例えば、ＲＡＭと
してはスタティック型ＲＡＭやダイナミック型ＲＡＭ
や、あるいはその記憶容量が複数種類からなるものを用
意できる。また、上記のようなＲＡＭの他に、ＲＯＭカ
ードも用いることができる。ＲＯＭカードとしては、マ
スク型ＲＯＭを用いるもの他、ＥＥＰＲＯＭを用いてデ
ィジタル信号の受け渡しを行うようにしてもよい。この
ようなＥＥＰＲＯＭを用いた場合には、ディジタル信号
の受け渡し、言い換えるならば、ディジタル信号の書き
込み動作がＲＡＭを用いる場合に比べて多少時間がかか
る反面、バックアップ用の電池が不用になるからメモリ
カードの製造や取扱いが簡便になる。

【００５１】また、上記プレーヤ１０１の外形やコネク
タ等の物理仕様、信号特性やタイミング等の電気仕様及
びカード属性情報等汎用のＩＣメモリカードに採用され
ている上記ＪＥＩＤＡ規格（現在ガイドラインＶｅｒ
４.０が標準化されている）に適合させることによっ
て、既存のＩＣメモリカードとの互換性を確保できる。
なお、ＪＥＩＤＡ規格では、外形寸法、コネクタ、ピン
配置、電池電圧等が規格化されているが、本願では特に
外形寸法と信号のピン配置及び信号特性を抜粋する。図
６３はＪＥＩＤＡ規格によるタイプＩカードの外形を示
す。外形寸法は ８５.６ｍｍ × ５４.０ｍｍ × ３.３ｍｍ である。図６４はＪＥＩＤＡ規格によるタイプＩＩカー
ドの外形を示す。外形寸法は ８５.６ｍｍ × ５４.０ｍｍ × ５.５ｍｍ である（ただしコネクタ部は３.３ｍｍ）。図６５は信
号のピン配置を示しており、ガイドラインＶｅｒ４.０
では、ピン数が６８ピントなっている。図６６は信号特
性を示している。

【００５２】図１１には、上記プレーヤ１０１本体と記
憶回路部１００１の一実施例のブロック図が示されてい
る。

【００５３】プレーヤ１０１本体の外側には、前記のよ
うな端末装置１００と接続されるＪＥＩＤＡ規格準拠等
のメモリカードコネクタ８０４が設けられる。そして、
内部には、記憶回路部コネクタ１１０３が設けられる。
この記憶回路部コネクタ１００２、１１０３を介して上
記のようなカード状の記憶回路部１００１が着脱可能に
される。

【００５４】端末装置１００に対応したメモリカードコ
ネクタ８０４から入力されたデータは、記憶回路部コネ
クタ１００２、１１０３を介して記憶回路部１００１の
データ入力端子Ｄｉに供給される。端末装置１００に対
応したメモリカードコネクタ８０４から入力されたアド
レスは、マルチプレクサ１１０５の一方の入力Ａに供給
される。このマルチプレクサ１１０５の他方の入力Ｂに
は、プレーヤ１０１本体のアドレスカウンタ１１０６に
より発生された再生用のアドレスが供給される。このマ
ルチプレクサ１１０５を介してディジタル信号の受け渡
し用のアドレスと再生用のアドレスとが選択的に記憶回
路部１００１のアドレス端子Ａに供給される。そして、
端末装置１００に対応したメモリカードコネクタ８０４
から入力された制御信号は、マルチプレクサ１１０４の
一方の入力Ａに供給される。このマルチプレクサ１１０
４の他方の入力Ｂには、プレーヤ１０１本体の制御回路
１１０１により形成された再生用の制御信号が供給され
る。このマルチプレクサ１１０４を介してディジタル信
号の受け渡し用の制御信号と再生用の制御信号とが選択
的に記憶回路部１００１の制御端子Ｃに供給される。

【００５５】上記のようなマルチプレクサ１１０５、１
１０４を設けてアドレスや制御信号の切り換を行い、記
憶回路部１００１を端末装置１００側からアクセスして
行われるディジタル信号の受け渡しと、プレーヤ１０１
本体のアドレスカウンタ１１０６や制御回路１１０１に
よりアクセスして行われるディジタル信号の再生が選択
的に実行される。上記再生動作において、記憶回路部１
００１の読み出し動作により出力端子Ｄｏから出力され
るディジタル信号は、記憶回路部コネクタ１００２、１
１０３を介してプレーヤ１０１本体のローパスフィルタ
７０６、ディジタル／アナログ変換回路７０７及び増幅
回路７０８等からなる再生回路を通して音声信号として
出力される。

【００５６】プレーヤ１０１本体の制御回路１１０１
は、再生されるディジタル信号のＩＤコード等に応じて
前記のようなローパスフィルタ７０６を制御したり、デ
ィジタル／アナログ変換回路７０７の制御等を行う。

【００５７】また、端末装置１００から供給される電源
は、上記の記憶回路部コネクタ１００２、１１０３を介
して接続された記憶回路部１００１へのディジタル信号
の高速書き込みのための動作電圧や、プレーヤ１０１本
体に搭載された電池８０８ａ〜８０８ｄが二次電池であ
るときには、その急速充電動作を行うためにも用いられ
る。

【００５８】図１２には、プレーヤ１０１の電源供給方
式の一実施例のブロック図が示されている。プレーヤ１
０１は、上記のように記憶回路７０１と、ディジタル回
路から構成される制御回路７０４、ディジタルフィルタ
７０６及び後述するようなディジタル／アナログ変換回
路７０７及びアナログ信号を出力する増幅回路７０８に
分けられる。これらの各回路ブロックは、それぞれの動
作電圧が異なる。例えば、記憶回路７０１は、前記のよ
うな疑似スタティック型ＲＡＭを用いる場合、約４Ｖ程
度の比較的高い動作電圧を必要とする。これに対して、
ディジタル回路はＣＭＯＳ回路ゲートアレイ等を用いる
ことにより、約３Ｖと比較的低い電圧で動作可能であ
る。そして、ヘッドフォンを駆動する増幅回路７０８に
あっては更に動作電圧が低く約１．５Ｖ程度でよい。こ
のことから、それぞれの回路の動作電圧に合わせた電池
１２０３、１２０４及び１２０５を用い、情報保持動作
のために定常的に電池１２０３の電圧が与えられる記憶
回路７０１を除いて、電池１２０４と１２０５の電圧は
電源スイッチ１２０６と１２０７を介してそれぞれ対応
する各回路に供給される。

【００５９】このように電圧値の異なる複数種類の電池
を用いて直接的に対応する回路に電源供給を行うように
することにより電池寿命を長くすることができる。例え
ば、内部電源を最も高い４Ｖに合わせると、ディジタル
回路やアナログ回路では無駄な電流が流れて消費電流が
増大する。そこで、上記４Ｖを内部降圧回路で降圧する
ようにすると、降圧回路においても電流消費が行われる
から結局電池寿命を短くしてしまう。これに対して、こ
の実施例では、それぞれの回路に必要最小の電池を選ん
でそれに電源供給するので、無駄な電流消費が抑えられ
て実質的な電池寿命を長くすることができる。

【００６０】記憶回路７０１へのディジタル信号の書き
込み／あるいはディジタル信号の読み出しを高速に行う
ためには、記憶回路７０１を高速動作させる必要があ
る。また、記憶回路７０１がＣＭＯＳ回路の場合、次式
(１)に示すように、動作周波数に比例した電力が必要な
ことが理論的に証明されている。

【００６１】消費電力Pw ＝ 係数k・(電源電圧Vcc)²・
動作周波数f ‥‥‥‥‥‥(１) すなわち、高速動作時には、動作周波数に比例して動作
電流が大きくなる。本発明では、情報書換え時には再生
時の約100倍〜1000倍の速度でメモリをアクセスする。
つまり、情報書換え時には再生時の100倍〜1000倍のの
大電力が必要である。この大電力は、プレーヤ１０１の
内部電源である電池から供給することが不可能である。
そのために、情報書換え時には、端末装置１００からプ
レーヤ１０１に対して、情報とともに電源を供給する。
なお、プレーヤ１０１を端末装置１００に接続した時、
プレーヤ１０１内において、記憶回路７０１に対するプ
レーヤ１０１側の電源と端末装置１００側からの電源を
自動的に切り換える。この電源の自動切り換えを実現す
るためには、端末装置１００からの電源電圧のほうがプ
レーヤ１０１内の電源電圧より高くなければならない。
具体的には、端末装置１００に電源供給用コネクタを設
けてそこから上記内部電圧より高い約５Ｖのような動作
電圧を供給する。この場合、プレーヤ１０１側と端末装
置１００側の電源切り換えを自動的に行うようにするた
め、コネクタ８０４と電池１２０３はそれぞれダイオー
ド１２０１，１２０２を介して記憶回路７０１の電源端
子に電圧供給を行うようにするものである。この構成で
は、プレーヤ１０１が端末装置１００に接続されると、
端末装置１００側の動作電圧が約５Ｖと電池１２０３の
約４Ｖに比べて高いからダイオード１２０１がオン状態
になり、記憶回路７０１は端末装置１００側からの動作
電圧により動作させられる。このときには、電池１２０
３側のダイオード１２０２は逆バイアスされてオフ状態
になり、電池１２０３に端末装置１００のコネタクから
逆流電流が流れることはない。そして、プレーヤ１０１
が端末装置１００から抜き取られるとコネクタが開放さ
れるからダイオード１２０２がオン状態になって電池１
２０３の電圧が記憶回路７０１に供給される。このよう
な電源供給方式を採ることにより、端末装置１００側か
ら記憶回路７０１へのデータ転送を高速に行いつつ、プ
レーヤ１０１の電池寿命を長くすることができる。

【００６２】図１３には、端末装置１００からプレーヤ
１０１に転送されるディジタル信号の一実施例の構成図
が示されている。

【００６３】ディジタル信号のソースとして音楽プログ
ラムのように周波数帯域を広く必要とするものと、ニュ
ースのように周波数帯域を広く必要としないものや、あ
るいはステレオ再生を必要とするものとモノラル再生で
十分なものもある。このようにソースに合わせてプレー
ヤ１０１に内蔵される記憶回路７０１の限られた記憶容
量を有効利用するために、ディジタル信号としてはその
ソースに合わせてサンプリングレートやビット長及びス
テレオ／モノラルの選択を可能にする。このようにする
と、各ソース毎に対応した再生条件の設定が必要にな
る。この場合、手動により選択するようにすると、選択
を指示するための表示手段が増加するし、扱いに慣れな
いとソースに対する再生条件のミスマッチにより音質が
極端に悪化したり、あるいは再生不能になる。

【００６４】このような問題を解決するために、図１３
に示すようにディジタル信号の先頭に再生条件を指定す
るＩＤコード１３０８が挿入される。このＩＤコード１
３０８に続いて再生されるディジタル信号からなるデー
タが設けられる。このようにディジタル信号とその再生
条件を指示するＩＤコード１３０８を一体の信号として
プレーヤ１０１に受け渡すようにすものである。これに
より、プレーヤ１０１の記憶回路７０１にはＩＤコード
１３０８とディジタル信号とが一体として記憶される。
例えば、プレーヤ１０１に対してＩＤコード１３０８を
ディジタル信号と分離して転送する方式を採る場合に
は、プレーヤ１０１の電源を遮断するとＩＤコード１３
０８が消滅してしまわないような工夫を必要とするが、
上記実施例のようにディジタル信号と一体的に記憶回路
７０１に記憶させた場合にはそのような問題が生じな
い。

【００６５】図１４は、上記ＩＤコード１３０８が挿入
されるディジタル信号に対応したプレーヤ１０１の一実
施例のブロック図が示されている。

【００６６】記憶回路７０１から最初に読み出されるデ
ィジタル信号は、ＩＤコード１３０８と見做されてレジ
スタ１４０１に取り込まれる。このレジスタ１４０１に
取り込まれたＩＤコード１３０８のうち、１３００（Ｄ
０），１３０１（Ｄ１）はマルチプレクサ１４０４に入
力されて、クロック発生回路１４０３により形成される
４通りのクロックパルスのうちサンプリングレートに対
応したクロックパルスを選んで制御回路７０４に伝え
る。クロック発生回路１４０３は、発振回路ＯＳＣによ
り形成された基準周波数信号を受けてサンプリングレー
トに対応した４通りのクロックパルスを形成する。

【００６７】また、１３０２（Ｄ２）はビット長変換回
路１４０５に入力される。ビット長変換回路１４０５は
パラレル／シリアル変換機能を持ち、最大２バイトの単
位で記憶回路７０１から出力されるディジタル信号を１
３０２（Ｄ２）により指定されたビット長に合わせてロ
ーパスフィルタ７０６に入力する。ローパスフィルタ７
０６は、ディジタルフィルタ回路から構成され、制御回
路７０４からサンプリングレートに対応したクロックパ
ルスを受けて入力ディジタル信号の余分や周波数帯域を
カットする。また、ディジタル／アナログ変換回路７０
７は、制御回路７０４からサンプリングレートに対応し
たクロックパルスを受けて入力ディジタル信号をアナロ
グ信号に変換する。増幅回路７０８は、変換されたアナ
ログ信号を増幅してヘッドフォン等の駆動信号を形成す
る。なお、同図では省略されているが、ディジタル／ア
ナログ変換回路７０７の出力部には抵抗とキャパシタ等
からなるローパスフィルタが設けられる。

【００６８】ＩＤコード１３０８は、特に制限されない
が、１３００〜１３０７（Ｄ０〜Ｄ７）の８ビット（１
バイト）からなり、例えば１３００，１３０１（Ｄ０と
Ｄ１）により、４通りのサンプリング周波数の指定が行
われる。１３００，１３０１が００なら５．５１２５ｋ
Ｈｚ、１３００，１３０１が０１なら１１．０２５ｋＨ
ｚ、１３００，１３０１が１０なら２２．０５ｋＨｚ、
そして１３００，１３０１が１１なら４４．１ｋＨｚが
指定される。１３０２は、分解能の指定に用いられ、０
なら８ビット、１なら１６ビットが指定される。そし
て、１３０３（Ｄ３）はモード指定に用いられ、０なら
モノラル、１ならステレオにされる。そして、残りの４
ビット１３０４〜１３０７（Ｄ４〜Ｄ７）は拡張機能用
に残してある。

【００６９】ここで、記憶回路７０１のメモリ容量（総
ビット数Ｍ）と、分解能としてのビット長Ｎ、サンプリ
ングレートｆｓ及びモードＳ（ステレオＳ＝２、モノラ
ルＳ＝１とする）と記録再生時間ｔとの関係は、次式
（１）により表される。

【００７０】 ｔ＝Ｍ／（Ｎ×ｆｓ×Ｓ） ・・・・・・・・・・・・・・・・（１） 上記サンプリングレートとして、特に制限されないが、
４４．１ｋＨｚはコンパクトディスクプレーヤと同等の
超ＨｉＦｉの音楽プログラムの再生に用い、２２．０５
ｋＨｚはＨｉＦｉ音楽プログラムの再生に用い、１１．
０２４ｋＨｚはニュース等の情報プログラムの再生に用
い、５．５１２５ｋＨｚは留守番電話機の再生等に用い
る。上記のようにサンプリング周波数を２倍ずつに設定
すると、プレーヤ１０１としては例えば４４．１ｋＨｚ
に対応した１つの基準周波数を形成しておいて、それを
１／２ずつ分周することにより簡単に形成することがで
きる。したがって、上記のような４通りのサンプリング
周波数ｆｓに逆比例して記憶再生時間が長くなる。言い
換えるならば、一定の記録再生時間を得るときには、サ
ンプリングレートｆｓに比例して記憶容量が増大する。

【００７１】ビット長が８ビットと１６ビットとの場合
では、上記式（１）から明らかなように記録再生時間が
２倍になる。ビット長を増加させると、それに対応して
記憶回路７０１の記憶容量は２倍必要になる。これに対
して、ビット長を８ビットに減らすと、同じ記憶容量の
ものでは記憶再生時間が２倍に拡大する。そして、ステ
レオモードでは、モノラルモードに比べて２倍のデータ
を必要とする。すなわち、ステレオモードのときには記
憶回路７０１から右信号と左信号とが交互に出力される
からモノラルモードのときの２倍の記憶容量が必要にな
る。

【００７２】この実施例では、ディジタル信号のソース
に対応して上記のようなサンプリングレート、ビット長
及びモードの３通りの再生条件を設定し、それを任意に
組み合わせて再生可能にすることにより、限られた記憶
回路の記憶容量を最大限に有効利用することができる。
そして、これらの再生条件による多種で多様な組み合わ
せができるが、ＩＤコード１３０８を用いてプレーヤ１
０１に自動的に設定できるから、操作の煩わしさがな
く、誰にでも簡単に受け渡された情報等の再生が可能に
なる。

【００７３】上記サンプリングレートの種類あるいは周
波数は任意にできる。この場合、それぞれのサンプリン
グレートに合わせてクロックパルスを発生させるように
すればよい。そして、ＩＤコード１３０８は、端末装置
の操作により指定可能なビットを付加するものであって
もよい。例えば、上記残りビットにより、後述するよう
な遅聴きモードや早聴きのモードの自動設定を行うよう
にしたり、プログラム単位での再生と全プログラムを連
続して再生する等の再生モードの自動指定を行うもので
あってもよい。

【００７４】図１５には、量子化雑音除去回路の一実施
例の回路図が示されている。

【００７５】アナログ信号をディジタル化すると、必ず
量子化雑音（誤差成分）が発生する。この量子化雑音
は、特に無音時に耳ざわりなものとなる。この実施例で
は、ディジタル／アナログ変換回路７０７の入力部に、
次のような量子化雑音除去回路を設けるものである。

【００７６】記憶回路７０１から読み出されたディジタ
ル信号は、ディジタル／アナログ変換回路７０７に入力
されて、ここでアナログ信号Ｖｏｕｔに変換される。特
に制限されないが、この実施例の量子化雑音除去回路
は、ディジタル信号が２の補数コードにより構成される
場合に向けられている。上記記憶回路７０１から読み出
されたＤ０〜Ｄｎからなるディジタル信号は、論理積回
路１５１０〜１５１ｎを介してディジタル／アナログ変
換回路７０７の対応する入力端子Ｄ０〜Ｄｎに入力され
る。上記記憶回路７０１から読み出されたディジタル信
号は、同図に破線で示したようなレベル判定回路１５０
７により無音とみなされるレベル判定が行われる。この
レベル判定回路１５０７の無音とみなされる出力信号
は、同図に破線で示されたタイマ回路１５０８に入力さ
れて時間判定が行われる。上記レベル判定回路１５０７
とタイマ回路１５０８とにより無音とみなされるレベル
が一定時間継続すると、無音期間と判定されて論理否定
回路１５０５を通した出力信号が論理０となり、上記論
理積回路１５１０〜１５１ｎのゲートを閉じるように制
御する。すなわち、論理積回路１５１０〜１５１ｎは、
記憶回路７０１から読み出されるディジタル信号に無関
係に、上記論理否定回路１５０５の出力信号の論理０に
よりディジタル／アナログ変換回路７０７に入力される
入力信号Ｄ０〜Ｄｎを論理０に強制的に設定する。

【００７７】ディジタル信号Ｄ０〜Ｄｎは、上記のよう
に２の補数コードにより構成される。すなわち、Ｄ０〜
Ｄｎが８ビットからなるとき、正の最大値が０１１１１
１１１で、負の最大値が１０００００００となり、０レ
ベルは００００００００になる。なお、十進法の＋１は
上記２進法で０００００００１であり、十進法の−１は
上記２進法では１１１１１１１１となる。したがって、
上記のように無音期間と判定されたなら論理積回路１５
１０〜１５１ｎの出力を０に固定することにより、無音
期間での量子化雑音を完全にカットすることができる。

【００７８】同図のレベル判定回路１５０７は、無音と
みなす正の最大値＋ΔＬと負の最大値−ΔＬを設定可能
にされる。例えば、＋１を正の最大値＋ΔＬすると、コ
ンパレータ１５０１の入力Ｂは０００００００１が入力
され、−１を負の最大値−ΔＬとすると、コンパレータ
１５０９の入力Ｂには１１１１１１１１が入力される。
これらのコンパレータ１５０１，１５０９の入力Ａに
は、上記記憶回路７０１からのディジタル信号が入力さ
れる。コンパレータ１５０１は、Ａ≦Ｂのときに１の出
力信号を形成し、コンパレータ１５０９はＡ≧Ｂのとき
に１の出力信号を形成する。これらのコンパレータ１５
０１と１５０９の出力信号は論理積回路１５０２を介し
て出力される。それ故、ディジタル信号が００００００
０１、００００００００、１１１１１１１１ときに論理
積回路１５０２の出力が無音検出の１を出力する。

【００７９】なお、ディジタル信号が００００００１０
のように、＋ΔＬより大きいときにはコンパレータ１５
０１の出力が０となり、ディジタル信号が１１１１１１
１０のように−ΔＬより小さいときにはコンパレータ１
５０９の出力が０となる。これにより、論理積回路１５
０２からはディジタル信号が上記無音となみすレベルの
範囲内にあるときだけ１の出力信号を形成する。

【００８０】タイマ回路１５０８は、カウンタ回路１５
０３とコンパレータ１５０４から構成される。カウンタ
回路１５０３のリセット入力Ｒには、上記レベル判定回
路１５０７の検出出力が入力される。無音状態を判定す
るとカウンタ回路１５０３のリセットが解除されるた
め、カウンタ回路１５０３はクロックパルスＣＫの計数
動作を開始する。カウンタ回路１５０３の計数出力はコ
ンパレータ１５０４の入力Ａに供給される。コンパレー
タ１５０４の入力Ｂには無音期間と見做すための設定時
間ｔが入力される。これにより、コンパレータ１５０４
は、無音レベルが継続して上記設定時間ｔを超えると、
出力信号（Ａ≧Ｂ）を１にする。この出力信号は論理否
定回路１５０５により反転されて上記論理積回路１５１
０〜１５１ｎに入力されるので、記憶回路７０１から読
み出されるディジタル信号に無関係にディジタル／アナ
ログ変換回路７０７の入力に供給されるディジタル信号
は００００００００の０レベルとされる。

【００８１】レベル判定回路１５０７において、ディジ
タル信号が上記±ΔＬを超えるレベルが入力されると、
コンパレータ１５０１又は１５０９がそれを検知して出
力を０にし、タイマ回路１５０８のカウンタ回路１５０
３をリセットさせる。これにより、タイマ回路１５０８
のコンパレータ１５０４の出力信号が０になり、論理否
定回路１５０５を通して論理積回路１５１０〜１５１ｎ
の制御入力を１に設定するので、ディジタル／アナログ
変換回路７０７の入力には記憶回路７０１から読み出さ
れたディジタル信号が入力される。このようにして、無
音期間が終了すると直ちに記憶回路７０１から読み出さ
れたディジタル信号がアナログ信号に変換される。

【００８２】上記タイマ回路１５０８の設定時間ｔは、
本願発明者における実験結果によれば、音楽プログラム
やニュースプログラム等の内容により異なるが、一般的
にいって０．５ｍｓ〜２０ｍｓ程度の時間が望ましい。
もちろん、この範囲を多少超える時間に設定しても大き
な問題は生じない。また、無音とみなすレベルは、入力
ソースやその分解能に対応して切り換え可能にしてもよ
い。例えば、一般的にいって１６ビットのディジタル信
号の場合には、８ビットのディジタル信号の場合に比べ
て範囲を大きく設定することが望ましい。また、ディジ
タル信号は２の補数コードを用いる必要はなく、８ビッ
トの場合には０１１１１１１１又は１０００００００を
交流的な中点レベルとするものであってもよい。このよ
うなディジタル信号とした場合には、ディジタル／アナ
ログ変換回路７０７の入力には、マルチプレクサやゲー
ト回路の組み合わせて無音期間を検出したなら記憶回路
７０１からのディジタル信号に代えて０１１１１１１１
又は１０００００００に切り換えるようにすればよい。

【００８３】図１６は、以上の動作を説明するための波
形図が示されている。同図の１６００ａの波形は、記憶
回路７０１からのディジタル信号をそのままディジタル
／アナログ変換回路に入力してアナログ信号を形成した
場合が示されている。同図に示すように、無音期間では
量子化誤差分に対応して信号変化が行われるのでそれが
ノイズとして耳ざわりなもとなってしまう。これに対し
て、この実施例の量子化雑音除去回路では、同図１６０
０ｂに示すように無音とみなされるレベルが一定期間ｔ
だけ経過すると、論理積回路１５１０〜１５１ｎにより
強制的に０レベルに対応したディジタル信号がディジタ
ル／アナログ変換されるので、上記ノイズが除去された
０レベルの次の音声信号が到来するまで出力される。上
記一定時間ｔは前記のように０．５ｍｓ〜２０ｍｓ程度
と極く短いのでその間に出力される量子化雑音は耳ざわ
りなものになることはない。

【００８４】この実施例の量子化雑音除去回路１５００
は、前記のようなプレーヤ１０１に用いられるもの他、
ディジタル・オーディオ・テープ・レコーダ等のように
ディジタル音声信号を扱うもの等各種のディジタル音声
処理回路として広く利用できる。

【００８５】図１７には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の一実施例の
回路図が示されている。

【００８６】ディジタル化された音声情報等を商品とし
て販売する場合には、それが簡単にコピーされてしまう
ことを防ぐことが、その商品価値を高める上で重要とな
る。そこで、第１に特定の者だけ実質的なディジタル信
号の再生動作を行うようにする機能が付加される。第２
に前記実施例のディジタル信号販売システムにおいて販
売されるディジタル信号がプレーヤ１０１に転送される
と、プレーヤ１０１の内部で次のような信号変換が行わ
れて安易なコピーを防止する機能が付加される。

【００８７】上記特定の者だけの再生動作を行うように
するため、あるいは特定の者によるコピーを許可するた
めに、記憶回路７０１の読み出し出力部にはパスワード
の判定信号によって制御される排他的論理和回路１７０
０〜１７０ｎが設けられる。この排他的論和回路１７０
０〜１７０ｎは、読み出し信号Ｄ０〜Ｄｎの全ビットに
対応して設けるものの他、少なくとも上位１ビットを含
む１ないし複数のビットに対してのみ上記排他的論理和
回路１７００〜１７０ｎを設けるものとしてもよい。

【００８８】上記記憶回路７０１の入力データ端子に
は、前記端末装置１００（サーバ）から転送されるディ
ジタル信号がそのまま入力される。なお、記憶回路７０
１の入力と出力とが共通化された半導体メモリを用いた
場合には、メモリ回路のデータ端子が接続される信号バ
スに対して、読み出し信号経路に上記排他的論理和回路
１７００〜１７０ｎが挿入される。記憶回路７０１は、
アドレス更新パルスを受けるアドレスカウンタ７０２に
より生成されたアドレス信号により、ディジタル信号の
読み出しが行われる。

【００８９】上記パスワードは、プレーヤ１０１にスイ
ッチ又はＲＯＭ等により予めセットされている。このパ
スワードはプレーヤ１０１の購入際に購入者に知らされ
る。それ故、プレーヤ１０１によりディジタル信号の再
生を行うときには、上記パスワードをセットするように
する。図示しないコンパレータ等により登録されたパス
ワードと入力されたパスワードとが一致すると、パスワ
ード判定信号が０にされる。それ故、排他的論理和回路
は、０と一致した０が入力されると、０の一致信号が出
力される。上記０と不一致の１が入力されると、１の不
一致信号が出力される。このようにパスワード判定信号
が０のときには、排他的論和回路１７００〜１７０ｎは
入力ディジタル信号をそのままスルーして出力させる。

【００９０】これに対して、図示しないコンパレータ等
により登録されたパスワードと入力されたパスワードと
が不一致と判定されるとパスワード判定信号が１にされ
る。それ故、排他的論理和回路は、１と一致した１が入
力されると、０の一致信号が出力される。上記１と不一
致の０が入力されると、１の不一致信号が出力される。
このようにパスワード判定信号が１のときには、排他的
論和回路１７００〜１７０ｎは入力ディジタル信号を反
転して出力させる。上記のように全ビットのディジタル
信号に対して排他的論理和回路１７００〜１７０ｎを設
けると、パスワードが不一致のときには全ビットが逆転
し、逆転されたビットをアナログ変換しても意味をなさ
ない音声信号となって情報の機密保持を行う。また、コ
ピーを行う場合にも、言い換えるならば、記憶回路７０
１のデータを外部に出力する場合にもパスワードを必要
とすることにより安易なコピーが防止できる。

【００９１】ニュースや交通情報等のようにそれを機密
にすることがあまり重要でないものもある。このような
場合には、前記ＩＤコード１３０８を利用してパスワー
ドの無効にするものとしてもよい。言い換えるならば、
ＩＤコード１３０８により機密を必要とする場合にのみ
パスワードの一致を条件にして前記機密保護動作を行う
ようにするものであってもよい。このようにすれば、機
密保護を行う必要のあるものを販売側で指定することが
できる。また、留守番電話を受け取ったとき、それを他
人に聞かれたくない場合がある。このような場合には、
端末装置１００により上記機密保護を行うようＩＤコー
ド１３０８による機密保護の指定が可能にするものとし
てもよい。いずれにしても、ＩＤコード１３０８により
真に機密保護を行う場合にのみパスワードの入力を必要
とすることにより、操作の煩わしさを最小にすることが
できる。

【００９２】図１８には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の他の一実施
例の回路図が示されている。この実施例では、パスワー
ドの一致判定信号と排他的論理和回路１８００〜１８０
ｎを用いた機密保護回路が記憶回路７０１のデータ入力
端子側に設けられる。この場合でも、パスワードが不一
致のときには記憶回路７０１に書き込まれるディジタル
信号そのものの各ビット又は１ないし任意のビットが反
転されて、意味をなさない音声信号に変換されるので、
前記同様に機密保護を行うことができる。この場合に
は、端末装置１００から機密保護を必要とするディジタ
ル信号の転送が行われるときに、端末装置１００のタッ
チキー等によりパスワードが入力されて一致した場合の
み、実質的に有効なデータの転送が行われ不一致の場合
には上記のようにビットを反転させて実質的に意味を持
たないディジタル信号を転送させる。これに代えて、転
送動作そのものを停止させるものとしてもよい。

【００９３】図１９には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の更に他の一
実施例の回路図が示されている。この実施例では、パス
ワードの一致判定信号と排他的論理和回路１９００〜１
９０ｍを用いた機密保護回路が記憶回路７０１のアドレ
ス入力端子側に設けられる。この場合には、パスワード
が不一致のときには記憶回路７０１のアドレス選択が入
力のときとは異なり、１ないし複数ビットが反転される
ことにより、入力のときの連続したアドレスに対して出
力のときには飛び飛びのアドレスに変化してしまう。こ
の結果、このような飛び飛びのアドレスにより読み出さ
れるディジタル信号はもはや音声情報として意味をなさ
ないものになるので前記同様に機密保護を行うことがで
きる。

【００９４】図１７又は図１８の実施例と図１９の実施
例とを組み合わせて、データとアドレスの双方のそれぞ
れに１ないし複数の排他的論理和回路を用いた機密保護
回路を設ける構成としてもよい。このようにすれば、デ
ータとそのアドレスの組み合わせにより、いっそう高い
機密保護を行うようにすることができる。

【００９５】図２０には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の更に他の一
実施例の回路図が示されている。この実施例は、主とし
てディジタル信号のコピー防止に向けられている。プレ
ーヤ１０１には、ＥＰＲＯＭ等により個々のパスワード
が登録されている。このパスワードはプレーヤ１０１の
購入者自身も知らされない暗号コードとされる。

【００９６】これらの暗号コードの各ビットは、記憶回
路７０１の入力と出力にそれぞれ設けられた排他的論理
和回路２０００〜２００ｎ，２０１０〜２０１ｎの一方
の入力に供給される。同図では、記憶回路７０１のデー
タ入力とデータ出力の全ビットに対して排他的論理和回
路が設けられるようにされているが、任意の１ないし複
数のビットに対してのみ排他的論理和回路２０００〜２
００ｎ，２０１０〜２０１ｎを設けるものとしてもよ
い。ただし、対応する入力と出力とは一対として上記排
他的論理和回路２０００〜２００ｎ，２０１０〜２０１
ｎがそれぞれに設けられる。

【００９７】上記パスワードにより排他的論理和回路２
０００〜２００ｎ，２０１０〜２０１ｎの入力が０にさ
れたデータ入力ビットはそのままスルーして書き込ま
れ、パスワードにより排他的論理和回路２０００〜２０
０ｎ，２０１０〜２０１ｎの入力が１にされたデータ入
力ビットは反転されて書き込まれる。

【００９８】記憶回路７０１からの読み出されたディジ
タル信号は、上記同じパスワードにより制御される排他
的論理和回路２０００〜２００ｎ，２０１０〜２０１ｎ
を通すことにより、前記のようにスルーのビットはその
ままスルーとなり、反転されたビットは再び反転される
からもとにもどされる。これにより、入力ディジタル信
号と同じディジタル信号がディジタル／アナログ変換回
路７０７に伝えられるので、音声再生には問題なく行わ
れる。

【００９９】これに対して、プレーヤ１０１のコネクタ
側に対しては記憶回路７０１の読み出しをそのものを出
力させる。言い換えるならば、書き込み回路側でパスワ
ードによりビット変換されたディジタル信号を出力させ
る。これにより、コピーされたディジタル信号は、もと
のディジタル信号とは異なり意味をなさないものとなる
から実質的なコピー防止が可能になる。なお、上記のパ
スワードの解読は、ディジタル回路の知識を持つ者であ
れば比較的簡単に行うことができる。しかし、前記のよ
うなニュースや株式市況あるいは音楽プログラム等の販
売価格からして、上記の機密保護を破壊する労力のほう
がコスト的に高くなり意味をなさないであろう。すなわ
ち、本願のディジタル信号販売システムにおける機密保
護は安易なコピーや安易な盗聴が防げれば十分である。

【０１００】図２１には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の更に他の一
実施例の回路図が示されている。この実施例は、前記の
ような排他的論理和回路によるビットのスルー／反転を
行うものに代えて、並べ換え回路２１０１を用いる。例
えば、並べ換え回路２１０１は、２つの信号経路をもち
１つは入力信号をそのまま出力させるものと、他の１つ
は入力側ビットＤ０〜Ｄｎに対して出力側ビットＤ０〜
Ｄｎの空間的な入れ変えを行うもの、具体的には、最下
位ビットＤ０を最上位ビットＤｎとして出力させたり、
Ｄ１をＤ２として出力させるものである。パスワード判
定信号が不一致なら上記並べ換えを行うことにより、デ
ィジタル信号を意味をなさないものに破壊して出力させ
る。この並べ換え回路２１０１は、図１８の排他的論理
和回路に代えて入力側データに設けるものとしてもよい
し、図１９の排他的論理和回路に代えてアドレス入力側
に設けるものとしてもよい。

【０１０１】図２２は、上記機密保護回路に用いられる
並べ換え回路２１０１の一実施例の具体的回路図が示さ
れている。

【０１０２】同図には、複数ビットからなるディジタル
信号に対して、１ビット分の並べ換え回路が代表として
例示的に示されている。

【０１０３】Ｄ０〜Ｄｎからなる複数ビットの入力ディ
ジタル信号は、切換回路２２０１によりいずれか１つが
選択されて出力端子から最下位ビットＤ０として出力さ
れる。切換回路２２０１は、デコーダ２２０２により形
成された選択信号によりＤ０〜Ｄｎの中から１つを選択
して出力させる。

【０１０４】上記ディジタル信号Ｄ０〜Ｄｎが８ビット
の場合、乱数回路２２０４では３ビットの乱数（十進法
で０〜７）を発生させて、マルイプレクサ２２０３の入
力端子Ｂに供給する。このマルイプレクサ２２０３の他
方の入力端子Ａには、上記出力ビットＤ０に対応した十
進法の０を指定する３ビットの２進信号（０００）が入
力される。そして、マルイプレクサ２２０３の選択端子
Ｓにはパスワード判定信号が入力される。パスワード判
定信号は、パスワードが一致したときには論理０とな
り、マルイプレクサ２２０３の入力Ａの信号を出力Ｙか
ら送出させる。

【０１０５】上記のようにパスワードが一致したときに
は、出力ビットＤ０に対応した十進法の０がマルイプレ
クサ２２０３を通してデコーダ２２０２に入力されるの
で、デコーダ２２０２は切換回路２２０１に対して入力
ビットＤ０の選択信号を形成して供給する。これによ
り、切換回路２２０１では入力信号Ｄ０が出力信号Ｄ０
としてそのまま出力される。これに対して、パスワード
が不一致のときには、乱数回路２２０４により生成され
た３ビットの信号が選ばれてデコーダ２２０２に入力さ
れる。これにより、デコーダ２２０２は３ビットの信号
を解読して８ビットの入力信号Ｄ０〜Ｄｎの中から１つ
の選択信号を形成する。上記入力信号Ｄ０が選ばれる確
率は１／８である。残りの７ビットの出力信号について
も上記同様な回路が設けられるので、パスワードが不一
致でも入力信号Ｄ０〜Ｄｎがそのまま出力される確率
は、１／（８×８×８×８×８×８×８×８）＝１／１
６７７７２１６のように極めて低くなり機密保護が可能
になる。この回路の特徴は、乱数回路２２０４によりそ
の都度ビットの入れ変えの組み合わせが異なるので、出
力されたビット列から真のデータを解読することを実質
的に不能にすることができる。

【０１０６】次に、ディジタル信号のコピー防止、すな
わちプレーヤ１０１の記憶回路７０１に記憶されたディ
ジタル信号を外部より正しく読み出せないようにする機
能の実施例について説明する。通常、プレーヤ１０１の
データ端子（図４のＤ）は、入力と出力が兼用になって
いる。そして、データ端子を出力状態ににするための出
力イネーブル信号が与えられる。すなわち、論理レベル
は特に限定されないが、プレーヤ１０１は出力イネーブ
ル信号が有効（本願では論理１）なときのみデータ端子
が出力状態になる。したがって、コピー防止回路は、特
に限定されないがデータの読み出し経路に関係する部分
に挿入する。

【０１０７】図２３には、この発明に係るディジタル信
号販売システムに用いられるコピー防止に適した機密保
護回路の一実施例の回路図が示されている。特定の者に
よるコピーを許可するために、記憶回路７０１の読み出
し出力部にはパスワードの判定信号によって出力イネー
ブル信号ＯＥを制御する論理積回路２３０１と出力イネ
ーブル信号ＯＥによって出力が制御されるバッファ回路
２３０００〜２３００ｎが設けられる。このバッファ回
路２３０００〜２３００ｎは、制御入力が論理１になら
ない限り出力をハイインピーダンス状態に保つ。通常こ
のバッファ回路２３０００〜２３００ｎは、読み出し信
号Ｄ０〜Ｄｎの全ビットに対応して設けるものである。

【０１０８】上記記憶回路７０１の入力データ端子に
は、上記端末装置１００から転送されるディジタル信号
がそのまま入力される。なお、記憶回路７０１の入力と
出力とが共通化された半導体メモリを用いた場合には、
メモリ回路のデータ端子が接続される信号バスに対し
て、読み出し信号経路に上記バッファ和回路２３０００
〜２３００ｎが挿入される。記憶回路７０１は、図示し
ない上記アドレスカウンタ７０３により生成されたアド
レス信号により、ディジタル信号の読み出しが行われ
る。また、出力イネーブル信号ＯＥはパスワードの判定
信号とともに論理積回路２３０１に入力され、パスワー
ド判定信号を論理否定回路２３０２で反転した信号によ
って制御される。

【０１０９】上記パスワードは、プレーヤ１０１にスイ
ッチ又はＲＯＭ等により予めセットされている。このパ
スワードはプレーヤ１０１の購入際に購入者に知らされ
る。それ故、プレーヤ１０１により記憶したディジタル
信号を読み出すときは、上記パスワードをセットするよ
うにする。図示しないコンパレータ等により登録された
パスワードと入力されたパスワードとが一致すると、パ
スワード判定信号が論理０にされ、論理否定回路２３０
２で反転された後論理積回路２３０１に入力される。そ
れ故、論理積回路２３０１は、出力イネーブル信号ＯＥ
が論理０の時論理０を出力し、出力イネーブル信号ＯＥ
が論理１の時論理１を出力する。このように、パスワー
ド判定信号が論理０のときには、出力イネーブル信号Ｏ
Ｅによってバッファ回路２３０００〜２３００ｎの制御
を可能にする。

【０１１０】これに対して、図示しないコンパレータ等
により登録されたパスワードと入力されたパスワードと
が不一致と判定されるとパスワード判定信号が論理１に
され、論理否定回路２３０２で反転された後論理積回路
２３０１に入力される。それ故、論理積回路２３０１
は、出力イネーブル信号ＯＥが論理０であっても論理１
であっても論理０を出力する。このように、パスワード
判定信号が論理１のときには、出力イネーブル信号ＯＥ
に関係なくバッファ回路２３０００〜２３００ｎの出力
をハイインピーダンス状態にする。したがって、記憶回
路７０１のデータを外部に出力する場合にパスワードを
必要とすることにより安易なコピーが防止できる。

【０１１１】図２４には、この発明に係るディジタル信
号販売システムに用いられるコピー防止に適した機密保
護回路の他の一実施例の回路図が示されている。この例
では、記憶回路７０１の読み出し出力部に、パスワード
の判定信号によって記憶回路７０１の出力を制御する論
理積回路２４０１０〜２４０１ｎと出力イネーブル信号
ＯＥによって出力が制御されるバッファ回路２４０００
〜２４００ｎが設けられる。この場合でも、パスワード
の不一致判定信号によって前記同様にコピーを防止する
ことができる。なお、本実施例より、この場合にはデー
タの１ビットないし任意のビットが対象となり、論理積
回路に替えて論理和回路や排他的論理和回路等が使用で
きることは容易に類推できる。

【０１１２】図２５には、この発明に係るディジタル信
号販売システムに用いられるコピー防止に適した機密保
護回路の更に他の一実施例の回路図が示されている。こ
の実施例は、パスワードの一致判定信号と論理積回路２
５０００〜２５００ｍを用いた機密保護回路が記憶回路
７０１のアドレス入力端子側に設けられる。この場合に
は、パスワードが不一致のときには記憶回路７０１のア
ドレス選択が入力のときとは異なり、１ないし複数ビッ
トが論理０に固定されることにより、入力のときの連続
したアドレスに対して出力のときには飛び飛びのアドレ
スに変化してしまう。この結果、このような飛び飛びの
アドレスにより読み出されるディジタル信号はもはや正
しい情報として意味をなさないものになるので前記同様
に機密保護を行うことができる。なお、本実施例からも
図２４に示す実施例と同様に、アドレス入力の１ビット
ないし任意のビットが対象となり、論理積回路に替えて
論理和回路や排他的論理和回路等が使用できることは容
易に類推できる。

【０１１３】図２６には、この発明に係るディジタル信
号販売システムに用いられるコピー防止に適した機密保
護回路の更に他の一実施例の回路図が示されている。こ
の実施例は、前記のような論理積回路によるビットの制
御を行うものに代えて、図２１の実施例と同様に並べ換
え回路２１０１を用いる。例えば、並べ換え回路２１０
１は、２つの信号経路をもち１つは入力信号をそのまま
出力させるものと、他の１つは入力側ビットＤ０〜Ｄｎ
に対して出力側ビットＤ０〜Ｄｎの空間的な入れ変えを
行うもの、具体的には、最下位ビットＤ０を最上位ビッ
トＤｎとして出力させたり、Ｄ１をＤ２として出力させ
るものである。パスワード判定信号が不一致なら上記並
べ換えを行うことにより、ディジタル信号を意味をなさ
ないものに破壊して出力させる。

【０１１４】図２７は、上記機密保護回路に用いられる
図２２と同様の並べ換え回路２１０１の一実施例の具体
的回路図が示されている。

【０１１５】同図には、複数ビットからなるディジタル
信号に対して、１ビット分の並べ換え回路が代表として
例示的に示されている。

【０１１６】Ｄ０〜Ｄｎからなる複数ビットの入力ディ
ジタル信号は、切換回路２２０１によりいずれか１つが
選択されて出力端子から最下位ビットＤ０として出力さ
れる。切換回路２２０１は、デコーダ２２０２により形
成された選択信号によりＤ０〜Ｄｎの中から１つを選択
して出力させる。

【０１１７】上記ディジタル信号Ｄ０〜Ｄｎが８ビット
の場合、乱数回路２２０４では３ビットの乱数（十進法
で０〜７）を発生させて、マルイプレクサ２２０３の入
力端子Ｂに供給する。このマルイプレクサ２２０３の他
方の入力端子Ａには、上記出力ビットＤ０に対応した十
進法の０を指定する３ビットの２進信号（０００）が入
力される。そして、マルイプレクサ２２０３の選択端子
Ｓにはパスワード判定信号が入力される。パスワード判
定信号は、パスワードが一致したときには論理０とな
り、マルイプレクサ２２０３の入力Ａの信号を出力Ｙか
ら送出させる。

【０１１８】上記のようにパスワードが一致したときに
は、出力ビットＤ０に対応した十進法の０がマルイプレ
クサ２２０３通してデコーダ２２０２に入力されるの
で、デコーダ２２０２は切換回路２２０１に対して入力
ビットＤ０の選択信号を形成して供給する。これによ
り、切換回路２２０１では入力信号Ｄ０が出力信号Ｄ０
としてそのまま出力される。これに対して、パスワード
が不一致のときには、乱数回路２２０４により生成され
た３ビットの信号が選ばれてデコーダ２２０２に入力さ
れる。これにより、デコーダ２２０２は３ビットの信号
を解読して８ビットの入力信号Ｄ０〜Ｄｎの中から１つ
の選択信号を形成する。上記入力信号Ｄ０が選ばれる確
率は１／８である。残りの７ビットの出力信号について
も上記同様な回路が設けられるので、パスワードが不一
致でも入力信号Ｄ０〜Ｄｎがそのまま出力される確率
は、１／（８×８×８×８×８×８×８×８）＝１／１
６７７７２１６のように極めて低くなり機密保護が可能
になる。この回路の特徴は、乱数回路２２０４によりそ
の都度ビットの入れ変えの組み合わせが異なるので、出
力されたビット列から真のデータを解読することを実質
的に不能にすることができる。

【０１１９】図２８には、この発明に係るディジタル信
号販売システムに用いられるコピー防止に適した機密保
護回路の更に他の一実施例の回路図が示されている。こ
の実施例は、図２６の実施例と同様に並べ換え回路２８
０１をアドレス入力に用いたものである。また図２９
に、上記機密保護回路に用いられる図２７と同様の並べ
換え回路２８０１の一実施例の具体的回路図が示されて
いる。本実施例は、図２６及び図２７の実施例と比較し
て、データとアドレスのビット長が異なる以外概念は全
く同じである。

【０１２０】図３０には、高音質での早聴きと遅聴き再
生を実現したディジタル音声信号処理回路の一実施例の
ブロック図が示されている。

【０１２１】前記のようなディジタル信号販売システム
では、ニュースや各種市況といった情報は、短時間での
聞取りを行うために早聴き再生が有効とされる。また、
プレーヤの利用者が老人等である場合には、単に聴力の
低下ばかりか、言葉そのものの理解に時間を要するた
め、遅聴き機能を付加することが有効とされる。

【０１２２】従来のカセットテープレコーダ等のような
アナログ式の録音装置では、テープスピードを、録音時
間に対して再生時間を変えることにより遅聴きや早聴き
を行うようにすることができる。しかし、このようにテ
ープスピードを変化させると、同時にピッチ（周波数）
も変わってしまい、原音に対する忠実性が失われる結
果、非常に聞きずらいものになってしまう。

【０１２３】そこで、ディジタル信号プロセッサ等を用
いた信号処理技術を利用することにより、上記ピッチを
変えずに再生速度を変えることも考えられる。しかし、
このようにすると、構成が複雑になるとともに、消費電
力も増大して前記のような携帯プレーヤに搭載できない
ばかりか価格も高価になってしまう。さらに、音声にし
か効果がなく、音楽プログラムの再生が困難となる。

【０１２４】この実施例では音声情報に含まれる無音期
間を活用し、早聴き再生のときには無音期間を短縮ない
し実質的に削除して再生し、遅聴き再生のときには無音
期間を拡大ないし延長して再生させるようにするもので
ある。このような方式を採ることにより、早聴きや遅聴
き再生においても、原音のピッチそのものは変化がない
から高音質を維持させることができる。そして、その構
成は、後述するように比較的簡単な論理回路の組み合わ
せにより構成でき、ディジタル信号処理プロセッサ等の
ような高価で複雑な装置を用いる必要がなく、安価でか
つ小型化が可能となる。

【０１２５】上記図３０の実施例は、前記ディジタル信
号販売システムのプレーヤ１０１に搭載された例が示さ
れている。

【０１２６】記憶回路７０１から読み出されたディジタ
ル音声信号は、ディジタル／アナログ変換回路７０７に
入力されるとともに、無音期間検出回路３００２にも入
力される。この無音期間検出回路３００２は、前記図１
５図の実施例の量子化雑音除去回路１５００に用いられ
たと同様な回路を利用できる。前記量子化雑音除去回路
１５００も搭載した場合にはそれと共用化して無音期間
検出回路３００２を用いるものであってもよい。この無
音期間検出回路３００２の出力信号は、早聴き／遅聴き
回路３００３に入力される。早聴き／遅聴き回路３００
３は、モード１とモード２の制御信号を受けて、早聴き
又は遅聴きの指定が行われる。この早聴き／遅聴き回路
３００３は、上記モード信号に対して上記記憶回路７０
１の読み出しアドレス信号を形成するアドレスカウンタ
７０３の動作制御を行う。例えば、モード１により早聴
きが指定されたなら、無音期間が検出されるとクロック
の周波数を通常より速くして無音期間での記憶回路７０
１の読み出しを速することにより、無音期間を実質的に
短くして早聴き再生とする。

【０１２７】逆に、モード２により遅聴きが指定された
なら、無音期間が検出されるとクロックの周波数を通常
より遅く又は一定期間停止して無音期間での記憶回路７
０１の読み出し時間を拡大ないし延長させることにより
遅聴き再生とする。なお、アドレスカウンタ７０３の出
力信号は、マルチプレクサ７０２を介して記憶回路７０
１に入力される。マルチプレクサ７０２は、記憶回路７
０１に対してディジタル信号を書き込むときには、外部
のアドレス信号を記憶回路７０１に入力させ、メモリ回
路に記憶されたディジタル信号を読み出すとき、言い換
えるならば、ディジタル信号の再生動作のときにはアド
レスカウンタ７０３により生成されたアドレス信号を記
憶回路７０１に入力させる。

【０１２８】図３１には、早聴き回路の具体的一実施例
のブロック図が示されている。

【０１２９】この実施例では、無音期間検出回路３００
２の出力信号は、一方において論理否定回路３１０２を
介して論理積回路３１０３に入力される。この論理積回
路３１０３は、記憶回路７０１からのディジタル信号を
ディジタル／アナログ変換回路７０７に入力するゲート
回路であり、前記量子化雑音除去回路１５００と同じ構
成にされる。すなわち、この実施例では、無音期間での
早聴きとともにその間の量子化雑音も同時に除去しよう
とするものである。

【０１３０】上記無音期間検出回路３００２の出力信号
は、マルチプレクサ３１０１の制御端子Ｓに入力され
る。マルチプレクサ３１０１は、制御端子Ｓに入力され
る無音期間検出回路３００２の出力信号に応じて２つの
クロックパルスＣＫ１とＣＫ２を選択的にアドレスカウ
ンタ７０３に入力する。例えば、クロックパルスＣＫ１
は、通常再生に対応したクロックパルスであり、前記の
ディジタル信号のサンプリングレートに対応した周波数
を持つようにされる。これに対して、クロックパルスＣ
Ｋ２は、早聴き用に用いられ上記クロックパルスＣＫ１
の約１０倍程度の高い周波数にされる。

【０１３１】早聴きモードが指定されている場合、無音
期間検出回路３００２におてい無音と判定されたなら出
力信号がハイレベル（論理１）になる。これを受けて論
理否定回路３１０２の出力信号がローレベル（論理０）
となって、論理積回路３１０３のゲートを閉じてしまう
ので、前記のような２の補数コードのディジタル信号の
場合には、無音期間においてディジタル／アナログ変換
回路７０７に入力されるディジタル信号が強制的に０レ
ベルに対応したものとされる。また、上記無音期間検出
回路３００２の出力信号のハイレベルにより、マルチプ
レクサ３１０１はクロックＣＫ１に変えてクロックＣＫ
２をアドレスカウンタ７０３に入力する。これにより、
アドレスカウンタ７０３は、通常の再生動作の約１０倍
の速度でアドレス更新動作を行う。これにより、無音期
間が約１／１０に短縮されて、等価的に早聴き再生が行
われる。

【０１３２】本願発明者の実験によれば、原稿を読むと
いうニュースプログラムから各種会話や講演等の全体の
再生時間に対して無音期間の占める割合は比較的長く約
３０％〜５０％にもなる。これの無音期間を実質的に無
くすことにより、再生時間を約２／３〜１／２に短縮さ
せることができるものとなる。

【０１３３】上記無音期間が終了すると、直ちにもとの
通常再生に戻るから音質は原音と同じくなり、聞取りが
極めて容易になるものである。なお、この実施例回路に
おいて、早聴き機能を停止させる場合は、例えば無音期
間検出回路３００２の出力信号を新たに追加された論理
積回路等を通してマルチプレクサ３１０１の制御端子Ｓ
に入力させればよい。そして、早聴きを行わないときに
は上記論理積回路の入力に０を入力すれば、マルチプレ
クサ３１０１の制御端子Ｓは常にローレベルにされるか
ら、無音期間でもクロックＣＫ１がアドレスカウンタ７
０３に入力されて無音期間に対応した時間だけ無音レベ
ルが出力される。このときには、論理積回路３１０３が
前記のような量子化雑音除去回路として作用して、その
間の量子化雑音の発生を防止する。

【０１３４】図３２には、遅聴き回路の具体的一実施例
のブロック図が示されている。

【０１３５】この実施例では、遅聴き再生のために真の
無音期間に比例して拡大された無音期間を作り出すよう
にするものである。前記のような無音期間検出回路３０
０２の出力信号は、一方においてフリップフロップ回路
３２０１のセット入力Ｓに供給され、他方において論理
積回路３２１０の一方の入力に供給される。この論理積
回路３２１０の他方の入力には、無音期間を測定するた
めのクロックパルスＣＫ３が入力される。論理積回路３
２１０の出力信号は、無音期間カウンタ３２０２に入力
される。無音期間カウンタ３２０２は、無音期間検出回
路３００２により無音と判定された間、上記クロックパ
ルスＣＫ３を計数することにより、その無音時間に対応
した計数動作を行う。カウンタ３２０５は論理積回路３
２１１を介して入力される上記クロックパルスＣＫ３の
計数動作を行う。上記無音期間カウンタ３２０２は、上
記無音期間の時間計測とともにその情報保持動作を行う
ものであり、この無音時間情報と同じクロックパルスＣ
Ｋ３を計数するカウンタ３２０５により上記無音時間の
再現動作が行われる。すなわち、上記無音期間カウンタ
３２０２とカウンタ３２０５の出力はコンパレータ３２
０３に入力され、その一致出力Ａ＝ＢがＮカウンタ３２
０４により計数される。

【０１３６】Ｎカウンタ３２０４は、無音期間をＮ倍に
指定するためのものであり、特に制限されないが、Ｎ値
は可変にされる。Ｎカウンタ３２０４は、プログラマブ
ルカウンタであり、計数値ＱがＮに一致すると、一致信
号Ｑ＝Ｎを出力して、上記フリップフロップ回路３２０
１をリセットさせる。このＮカウンタ３２０４は、ダウ
ンカウンタ回路を用いて実現することもできる。計数値
が初期値Ｎからダウンカウント動作を行い０になったと
きのボロー出力により、上記フリップフロップ回路３２
０１をリセットさせるようにするものであってもよい。

【０１３７】フリップフロップ回路３２０１の出力信号
Ｑは、一方において論理否定回路３２０９により反転さ
れて前記量子化雑音除去機能を持つ論理積回路３２０８
の制御信号として用いられる。そして、上記フリップフ
ロップ回路３２０１の出力信号Ｑは、他方において上記
カウンタ３２０５にクロックパルスＣＫ３の供給を行う
論理積回路３２１１の制御や、論理否定回路３２０７を
介して論理積回路３２０６の制御信号とされる。この論
理積回路３２０６は、アドレスカウンタ７０３に前記ク
ロックパルスＣＫ１を選択的に供給するゲート回路とし
て作用する。

【０１３８】この実施例回路の動作は、次の通りであ
る。無音期間検出回路３００２において無音期間が検出
されると、論理積回路３２１０がゲートを開いてクロッ
クパルスＣＫ３を無音期間カウンタ３２０２に入力す
る。これにより、無音期間検出回路３００２により無音
状態として判定されいている間、無音期間カウンタ３２
０２はクロックパルスＣＫ３の計数動作を行う。無音期
間検出回路３００２により音声ディジタル信号が入力さ
れたと判定されると、その検出信号のハイレベルからロ
ーレベルへの変化に同期して、フリップフロップ回路３
２０１がセットされる。これにより、出力信号Ｑがハイ
レベルになり、記憶回路７０１からのディジタル信号に
代えて無信号レベルに対応したディジタル信号をディジ
タル／アナログ変換回路７０７に供給する。

【０１３９】上記フリップフロップ回路３２０１の出力
信号Ｑの論理１への変化に応じて論理否定回路３２０７
の出力信号が論理０となり、論理積回路３２０６のゲー
トを閉じてしまう。これにより、アドレスカウンタ７０
３にはクロックパルスＣＫ１が供給されないので、アド
レスカウンタ７０３は前のアドレスを保持したままにさ
れる。言い換えるならば、記憶回路７０１の読み出し動
作が停止させられる。上記フリップフロップ回路３２０
１の出力信号Ｑの論理１への変化により、論理積回路３
２１１がゲートを開くので、カウンタ３２０５はクロッ
クパルスＣＫ３の計数動作を開始する。この計数値が上
記無音期間カウンタ３２０２の計数値と等しくなると、
コンパレータ３２０３が一致信号Ａ＝Ｂを出力して、Ｎ
カウンタ３２０４を動作させるとともにカウンタ３２０
５をリセットする。以上の動作の繰り返しにより、Ｎカ
ウンタ３２０４がＮ値を計数すると、フリップフロップ
回路３２０１がリセットされる。すなわち、上記無音期
間カウンタ３２０２により計測された無音時間がＮ倍さ
れると、フリップフロップ回路３２０１がリセットされ
る。このフリップフロップ回路３２０１のリセットによ
り、論理積回路３２０６がゲートを再び開いて、クロッ
クパルスＣＫ１をアドレスカウンタ７０３に入力する。
これにより、記憶回路７０１からの実質的なディジタル
信号の読み出しが再開されるとともに、論理積回路３２
０８がゲートを開いて読み出されたディジタル信号をデ
ィジタル／アナログ変換回路７０７に供給するので、音
声信号が再び出力されることになる。この構成では、無
音期間の拡大がもとの原音の無音期間に比例するもので
ある。それ故、会話や講演の間が、それぞれに従って拡
大されるので聞取り易くなるものである。

【０１４０】なお、無音期間をカウントするとき、前記
のような量子化雑音が出力されてしまう。この無音期間
のカウント時の量子化雑音を除去するためには、例え
ば、無音期間検出回路３００２の出力信号を論理否定回
路を介して反転させて論理積回路３２０８を制御するも
のとすればよい。この場合は、論理積回路３２０８は３
入力の論理積回路が用いられ、無音期間のカウント時に
は上記追加された無音期間検出回路３００２の出力信号
により量子化雑音が除去され、それ以降の無音期間が拡
大される間は、前記のようにフリップフロップ回路３２
０１の出力信号Ｑにより量子化雑音が除去される。

【０１４１】図３３には、前記図３１の早聴き回路に対
応した動作波形図が示されている。原信号３３０１の無
音期間３３０３（Ｔｍ１）や３３０４（Ｔｍ２）が、そ
の間をアドレスカウンタ７０３に供給されるクロックパ
ルスを切り換えて実質的に削除することができるから、
音声信号のピッチ（周波数）を変えることなく、言い換
えるならば、音声信号の音質を劣化させることなく早聴
きが可能になる。

【０１４２】図３４には、前記図３２の遅聴き回路に対
応した動作波形図が示されている。原信号３３０１の無
音期間３３０３（Ｔｍ１）や３３０４（Ｔｍ２）が、カ
ウンタ３２０５及びＮカウンタ３２０４によりその間の
アドレスカウンタ７０３の動作が停止されてｎ倍にそれ
ぞれ拡大されるから、音声信号のピッチ（周波数）を変
えることなく、言い換えるならば、音声信号の音質を劣
化させることなく遅聴きが可能になる。

【０１４３】図３５には、この発明に係る早聴き回路の
他の一実施例のブロック図が示されている。

【０１４４】この実施例では、早聴き再生のためにアド
レスカウンタ３５０３に加算回路３５０１を用いてアド
レス生成動作そのものを切り換えるようにするものであ
る。すなわち、アドレスカウンタ３５０３は、加算回路
３５０１とその加算出力Ａ＋Ｂを受けるレジスタ３５０
２からなり、レジスタ３５０２の出力信号Ｑが加算入力
Ａに帰還されるとともに、記憶回路７０１の読み出しア
ドレスとしてマルチプレクサ７０２に入力される。

【０１４５】加算回路３５０１の他方の入力Ｂには、マ
ルチプレクサ３５０４を介して１と正の整数Ｍが選択的
に入力される。このマルチプレクサ３５０４の制御端子
Ｓには、無音期間検出回路３００２の出力信号が供給さ
れる。無音期間検出回路３００２の出力信号は、前記実
施例と同様に論理否定回路３２０９を介して量子化雑音
除去を行う論理積回路３５０５にも供給される。

【０１４６】無音期間検出回路３００２により無音期間
と判定されると、マルチプレクサ３５０４は１に代えて
Ｍを選択して加算回路３５０１に伝える。したがって、
無音期間に入る前には、加算回路３５０１は、レジスタ
３５０２により形成されたアドレス信号に＋１の加算を
行って次のアドレス信号を生成するという＋１のカウン
ト動作を行うものである。これに対して、上記のように
無音期間と入ると、マルチプレクサ３５０４はＭを加算
回路３５０１に入力する。この結果、加算回路３５０１
はレジスタ３５０２により形成されたアドレス信号に＋
Ｍの加算を行って、Ｍアドレス分スキップさせたアドレ
ス信号を生成する。これにより、無音期間でのアドレス
更新動作が等価的に高速になって前記同様に無音期間の
実質的な削除が行われる。

【０１４７】図３６には、この発明に係る遅聴き回路の
他の具体的一実施例のブロック図が示されている。

【０１４８】この実施例では、遅聴き再生のために遅聴
き用のクロックパルスＣＫ４が用意される。すなわち、
前記図３１に示した早聴き回路とは逆に、遅聴き用に遅
いクロックパルスＣＫ４を用意して、無音期間に入ると
マルチプレクサ３６０１を切り換えて通常のクロックパ
ルスＣＫ１から遅聴き用のクロックパルスＣＫ４に切り
換える。上記クロックパルスＣＫ１に対してクロックパ
ルスＣＫ４の周波数の１／Ｎに低くすると、アドレスカ
ウンタ７０３の動作がＮ倍に遅くなり、無音期間を等価
的にＮ倍に拡大できる。

【０１４９】この実施例では、前記図３１と同様な回路
により構成できるから、マルチプレクサ３６０１の入力
Ｂに対して同様なマルチプレクサ又は適当な切り換え回
路を介して早聴きモードのときにはクロックパルスＣＫ
２を、遅聴きモードのときにはクロックパルスＣＫ４を
それぞれ選択的に供給するようにすれば早聴きと遅聴き
再生が可能になる。

【０１５０】図３７には、この発明に係る遅聴き回路の
具体的他の一実施例のブロック図が示されている。

【０１５１】遅聴きモードにおいては、前記のように利
用者が老人等である場合の聞取りを便利するものであ
る。したがって、比較的長い無音期間に対してもその期
間の拡大や延長を行うと、かえって聞取りにくくするこ
となる。そこで、この実施例では遅聴きモードでの無音
期間の拡大ないし延長に一定の制限を設ける機能を付加
するものである。

【０１５２】この実施例は、前記図３２に示した遅聴き
回路を基本にして、次のような回路が付加される。無音
期間カウンタ３２０２の出力信号Ｑは、乗算回路３７０
３に供給されてＮ倍にされる。このＮ倍にされた乗算出
力は、マルチプレクサ３７０５の一方の入力Ａと、コン
パレータ３７０６の一方の入力Ａに供給される。上記無
音期間カウンタ３２０２の出力信号Ｑは、コンパレータ
３７０７の一方の入力Ａに供給される。上記マルチプレ
クサ３７０５及び２つのコンパレータ３７０６，３７０
７の他方の入力には、無音期間の最大延長時間Ｋが入力
される。上記無音期間をＮ倍にするＮ値や、最大延長時
間Ｋは、特に制限されないが、プレーヤの利用者におい
て一定の範囲で任意に設定できるようにされる。特に制
限されないが、最大延長時間Ｋは、１〜５秒の範囲で調
整可能にされる。本願発明者等による遅聴き試聴の結果
では３秒程度が適当であると判定された。

【０１５３】コンパレータ３７０４の一方の入力Ａには
延長用カウンタ３７０２の出力信号Ｑが供給され、他方
の入力Ｂには上記マルチプレクサ３７０５の出力信号Ｙ
が供給される。上記マルチプレクサ３７０５の制御端子
Ｓにはコンパレータ３７０６の出力信号が供給される。
そして、コンパレータ３７０４と３７０７の出力信号
は、論理和回路Ｇ４を通してフリップフロップ回路３７
１４のリセット端子Ｒ、無音期間カウンタ３２０２のリ
セット端子Ｒ及び延長用カウンタ３７０２のリセット端
子Ｒに供給される。上記フリップフロップ回路３７１４
は、前記同様に無音期間検出回路３００２の立ち下が
り、言い換えるならば、原信号３３０１の無音期間の終
了タイミングでセットされる。このフリップフロップ回
路３７１４の出力信号Ｑは、論理否定回路３７１３を介
して前記のような論理積回路３７１２の制御と、延長用
カウンタ３７０２の計数動作を制御する論理積回路３７
１１及び論理否定回路３７０９を介してアドレスカウン
タ７０３の計数動作を制御する論理積回路３７０８に供
給される。

【０１５４】図３８には、図３７の動作の一例を説明す
るための動作概念図が示されている。処理前は原信号３
８０１であり、Ｔｍａｘは最大延長時間Ｋに相当する。
このように処理前の原信号３８０１の無音期間Ｔｄが、
上記最大延長時間Ｋより大きい場合にはコンパレータ３
７０７の入力Ａに供給される無音期間カウンタ３２０２
の出力信号Ｑが、コンパレータ３７０７の入力Ｂに供給
される最大延長時間Ｋより大きくなると、コンパレータ
３７０７の比較出力Ａ≧Ｂが論理１になる。これによ
り、論理和回路３７０１を通してフリップフロップ回路
３７１４、無音期間カウンタ３２０２及び延長用カウン
タ３７０２をリセットしてしまうので、等価的に遅聴き
モードが無効にされる。これにより、遅聴き動作処理前
と処理後では同じとなる。このように、原信号３８０１
での無音期間が遅聴きの目的を超えるように長い場合に
は実質的に無音期間の延長動作が無効にされる。

【０１５５】図３９には、図３７の動作の他の一例を説
明するための動作概念図が示されている。同図において
も上記と同様に処理前は原信号３９０１であり、Ｔｍａ
ｘは最大延長時間Ｋに相当する。このように処理前の原
信号３９０１の無音期間Ｔｄは、上記最大延長時間Ｋよ
り短いが、それがＮ倍されると最大延長時間Ｋより長く
なるような場合には、乗算回路３７０３により求められ
た無音時間Ｔｄ×Ｎが最大延長時間Ｋより大きくなるこ
とをコンパレータ３７０６が検出して、その比較出力Ａ
≧Ｂを論理１にする。この比較出力信号の論理１に応じ
て、マルチプレクサ３７０５は入力Ａの乗算出力Ｔｄ×
Ｎに代えて入力Ｂの最大延長時間Ｋをコンパレータ３７
０４に伝える。これにより、延長用カウンタ３７０２の
出力信号Ｑが上記最大延長遅延時間を超えるとコンパレ
ータ３７０４の比較出力Ａ≧Ｂが論理１になり、論理和
回路３７０１を通してフリップフロップ回路３７１４、
無音期間カウンタ３２０２及び延長用カウンタ３７０２
をリセットする。このようにして、処理後の信号３９０
２においては無音期間の延長時間が上記最大延長時間を
超えないように制限される。

【０１５６】図４０には、図３７の動作の更に他の一例
を説明するための動作概念図が示されている。同図にお
いても上記と同様に処理前は原信号４００１であり、Ｔ
ｍａｘは最大延長時間Ｋに相当する。このように処理前
の原信号４００１の無音期間Ｔｄが上記最大延長時間Ｋ
より短く、かつそれをＮ倍したものが最大延長時間Ｋよ
り短くなるような場合には、乗算回路３７０３により求
められた無音時間Ｔｄ×Ｎが最大延長時間Ｋより小さく
なることをコンパレータ３７０６が検出して、その比較
出力Ａ≧Ｂを論理０にする。この比較出力信号の論理０
に応じて、マルチプレクサ３７０５は入力Ａの乗算出力
Ｔｄ×Ｎをコンパレータ３７０４に伝える。これによ
り、延長用カウンタ３７０２の出力信号Ｑが上記拡大さ
れた無音期間Ｔｄ×Ｎを超えるとコンパレータ３７０４
の比較出力Ａ≧Ｂが論理１になり、論理和回路３７０１
を通してフリップフロップ回路３７１４、無音期間カウ
ンタ３２０２及び延長用カウンタ３７０２をリセットす
る。このようにして、処理後の信号４００２においては
無音期間がＮ倍に拡大されたものとなる。

【０１５７】図４１には、早聴きと遅聴き動作の他の一
実施例を説明するための波形図が示されている。

【０１５８】この実施例では、早聴きや遅聴きの他にデ
ータ圧縮機能をも行うようにするものである。逆に言え
ば、原信号３３０１の無音期間３３０３、３３０４を処
理信号４１０１のように無音信号４１０２（ＭＫ）に置
き換えるものである。なお、同図の無音信号４１０２
（ＭＫ）はその挿入位置を示すものであり、実際にアナ
ログ変換されるときには無音信号４１０２（ＭＫ）が挿
入された部分は無音状態にされるものである。このよう
な無音信号４１０２（ＭＫ）を挿入させることにより、
無音期間３３０３、３３０４が数バイトのような情報に
置き換えられるから、アナログ変換される前のディジタ
ル信号に含まれる無音期間３３０３，３３０４を実質的
に無くすことができる。この結果、ディジタル信号の記
憶に必要な記憶容量が全体に対する無音期間が占める割
合分だけ、前記のように約１／２〜２／３程度に減少さ
せことができる。このようなデータ圧縮方法を採用した
場合には、上記無音信号４１０２（ＭＫ）を利用するこ
とにより、選択的にそれを拡大させたり、縮小させたり
することにより遅聴きや早聴き動作を行わせることがで
きる。このようなデータ圧縮には、基本的には前記のよ
うな早聴き回路を利用することができる。早聴き回路で
は、無音期間の量子化雑音を除去するために０レベルを
出力させるようにしたが、それに代えて無音信号４１０
２（ＭＫ）を挿入させるようにすればよい。

【０１５９】図４２には、無音信号４１０２（ＭＫ）の
一実施例のビットパターン図が示されている。

【０１６０】無音信号４１０２（ＭＫ）は、無音マーク
４２０３と無音期間情報４２０４とから構成される。無
音マーク４２０３は、通常の音声ディジタル信号ではあ
り得ないビットパターンの組み合わせが選ばれる。この
実施例では、ディジタル信号が２の補数コードからなる
場合、正の最大値４２０１（０１１１１１１１）と負の
最大値４２０２（１００００００）の組み合わせを用い
る。通常の音声信号として正の最大値から負の最大値に
変化することはないので、この組み合わせを無音マーク
として用いる。上記無音マーク４２０３としては、上記
の場合とは逆の組み合わせ、あるいは２バイトの他、３
バイトあるいは４バイトを組み合わせて構成してもよ
い。

【０１６１】無音期間情報４２０４は、特に制限されな
いが、２バイト分用意されている。これより長い無音期
間にも対応させるために、無音期間情報４２０４に３バ
イトや４バイト等を用いるものであってもよい。

【０１６２】図４３には、上記のようなデータ圧縮が行
われたディジタル信号に対する早聴き／遅聴きモードを
含むディジタル信号再生回路の一実施例のブロック図が
示されている。

【０１６３】アドレスカウンタ７０３には、論理積回路
４３１１を介してアドレスカウンタ用クロックＡＤＣＫ
が供給される。記憶回路７０１の読み出し信号は、前記
のように無音信号４１０２（ＭＫ）が２バイトの無音マ
ーク４２０３と２バイトの無音時間からなるときには、
それに対応して４段のシフトレジスタ４３０１ａ〜４３
０１ｄを通して出力される。これらのシフトレジスタ４
３０１ａ〜４３０１ｄは、論理積回路４３１２を介して
データシフトクロックＤＳＣＫが供給される。上記シフ
トレジスタ４３０１ｄ，４３０１ｃの出力ＡとＢは、マ
ーク検出回路４３０３に入力される。マーク検出回路４
３０３は、上記信号ＡとＢのビットパターンが前記正の
最大値４２０１（０１１１１１１１）と負の最大値４２
０２（１００００００）に一致するか比較判定を行う。
マーク検出回路４３０３の検出信号は、フリップフロッ
プ４３０８と４３０９のセット信号として用いられる。

【０１６４】シフトレジスタ４３０１ｂと４３０１ａの
出力ＣとＤは、コンパレータ４３０４の一方の入力Ａに
供給される。このコンパレータ４３０４の他方の入力Ｂ
には無音カウンタ４３０５の出力信号が供給される。上
記コンパレータ４３０４の出力信号は、論理和回路４３
１５を介して無音カウンタ４３０５のリセット端子Ｒ
と、無音期間の延長に用いられる繰返カウンタ４３０６
の入力ＣＫに供給される。この繰返カウンタ４３０６の
出力Ｑはコンパレータ４３０７により延長倍率Ｎと比較
される。

【０１６５】フリップフロップ回路４３０９の出力Ｑ
は、論理否定回路４３１４を介して上記論理和回路４３
１５、及び論理積回路４３１１と４３１２に供給され
る。これにより、無音マーク４２０３が検出されるとア
ドレスカウンタ７０３の動作及びシフトレジスタ４３０
１ａ〜４３０１ｄのシフト動作が停止されて、無音信号
４１０２（ＭＫ）がシフトレジスタ４３０１ａ〜４３０
１ｄに保持される。このとき、記憶回路７０１もアドレ
スカウンタ７０３の動作停止に従い読み出し停止状態に
される。上記コンパレータ４３０７の出力信号は繰返カ
ウンタ４３０６とフリップフロップ回路４３０９のリセ
ット端子Ｒに供給される。

【０１６６】フリップフロップ回路４３０８の出力Ｑ
は、無音フラグＦＬＧとされ、論理否定回路４３１３を
介して論理積回路４３１０の制御信号とされる。このよ
うに無音マーク４２０３が検出されると、直ちに論理積
回路４３１０が閉じられて、正の最大値４２０１、負の
最大値４２０２や続いて出力される時間情報４２０４が
音声信号として誤って出力されてしまうことを防止す
る。特に、上記のように正と負の最大値を無音マーク４
２０３として用いる場合には、それがそのまま出力され
ると大きなパルス性のノイズが発生する。

【０１６７】上記フリップフロップ回路４３０８の無音
フラグは、４段のＤ型フリップフロップ４３０２ａ〜４
３０２ｄを通してフリップフロップ回路４３０８のリセ
ット信号として帰還される。これらのフリップフロップ
回路４３０２ａ〜４３０２ｄは、次に説明するように前
記シフトレジスタ４３０１ａ〜４３０１ｄと同じデータ
シフトクロックにより無音フラグの伝達動作を行い、無
音期間の終了とともに上記シフトレジスタ４３０１ａ〜
４３０１ｄに保持されていた上記のような無音マーク４
２０３と時間情報４２０４からなる無音信号４１０２
（ＭＫ）が掃き出される期間を検出する。これらのフリ
ップフロップ回路４３０２ａ〜４３０２ｄにより無音信
号期間が終了したと判定されたならフリップフロップ回
路４３０８のリセットが行われる。

【０１６８】無音マーク４２０３の検出によりフリップ
フロップ回路４３０９がセットされると、論理否定回路
４３１４を介して無音カウンタ４３０５のリセット状態
が解除される。無音カウンタ４３０５は、このリセット
状態の解除に応じて無音クロックＳＣＬＫの計数動作を
開始する。

【０１６９】通常の再生モードのときには、コンパレー
タ４３０７に供給されるＮ値が１に設定される。これに
より、無音カウンタ４３０５の計数値と無音信号４１０
２（ＭＫ）に含まれる無音時間４２０４とが一致する
と、コンパレータ４３０４により出力された一致信号を
繰返カウンタ４３０６が＋１の計数をするので計数値が
１となる。この結果、コンパレータ４３０７も同時に一
致出力を形成するので、繰返カウンタ４３０６、フリッ
プフロップ回路４３０９のリセットが行われる。フリッ
プフロップ回路４３０９のリセットにより、論理積回路
４３１１，４３１２がゲートを開いてアドレスカウンタ
７０３を介した記憶回路７０１の読み出しと、シフトレ
ジスタ４３０１ａ〜４３０１ｄのシフト動作が再開され
る。このシフトレジスタ４３０１ａ〜４３０１ｄの動作
と同期してフリップフロップ回路４３０２ａ〜４３０２
ｄも無音フラグＦＬＧを順次伝達する。すなわち、シフ
トレジスタ４３０１ａ〜４３０１ｄに保持されていた無
音信号４１０２（ＭＫ）が掃き出されるまでの間、フリ
ップフロップ回路４３０８をセット状態のままとして、
それがディジタル／アナログ変換回路７０７により伝え
られて音声ノイズとして出力されるのを禁止する。上記
無音信号４１０２（ＭＫ）が掃き出されるのと同期して
フリップフロップ回路４３０８がリセットされる。これ
により、実質的な無音期間が終了して最終段のシフトレ
ジスタ４３０１ｄから出力されるディジタル音声信号が
論理積回路４３１０を通してディジタル／アナログ変換
回路７０７に入力されて音声信号の再生が行われる。

【０１７０】遅聴きモードのときには、コンパレータ４
３０７に供給されるＮ値が１以上の適当な整数値に設定
される。例えば２に設定されると、無音カウンタ４３０
５の計数値と無音信号４１０２（ＭＫ）に含まれる無音
時間とが２回りしたときに、コンパレータ４３０７が一
致出力を形成して２倍に延長された無音期間を終了させ
る。上記Ｎを３に設定すれば、無音期間を元の無音時間
の３倍に拡大延長させることができる。

【０１７１】早聴きモードのきには、フリップフロップ
回路４３０９の動作が無効にされる。具体的には、フリ
ップフロップ回路４３０９のセット入力Ｓに論理積回路
等を介してマーク検出回路４３０３の出力信号が供給さ
れるのを禁止させるようにすればよい。この場合には、
アドレスカウンタ７０３やシフトレジスタ４３０１ａ〜
４３０１ｄには引き続きクロックが供給されるので記憶
回路７０１の読み出し動作が継続的に行われる。ただ
し、マーク検出回路４３０３の検出出力によりフリップ
フロップ回路４３０８がセットされるので論理否定回路
４３１３と論理積回路４３１０とにより、上記無音信号
４１０２（ＭＫ）が音声信号としてディジタル／アナロ
グ変換回路７０７に入力されるのが禁止される。すなわ
ち、無音期間は上記音声情報を出力する極く短い期間の
みとなり、実質的に無音時間を無くすことができる。こ
の結果、前記同様な早聴きを行うことができる。

【０１７２】以上の早聴き及び／又は遅聴きモードを実
現するディジタル信号処理回路は、前記のようなディジ
タル信号受け渡しシステムにおけるプレーヤに用いられ
るもの他、ディジタル・オーディオ・テープ（ＤＡＴ）
等のようにディジタル音声信号をアナログ音声再生する
ディジタル信号処理回路を含む各種再生装置に広く利用
できるものである。

【０１７３】ディジタル・オーディオ等では、録音時間
を長くするため等に符号の圧縮化が行われる。そして、
本願提示のディジタル信号受渡しシステムにおいても採
用できる公知の圧縮方式には下記説明のような適応型Ｐ
ＣＭ、適応型差分ＰＣＭ、適応型ΔＭ等がある。この中
で、適応型差分ＰＣＭ方式はＣＤ−Ｉ、ＣＤ−ＲＯＭ等
の音声圧縮方式に採用され標準規格として規格化されて
いる。なお、データ圧縮化には、上記の３方式を含む種
種の圧縮化方式や後述する本発明によるデータ圧縮及び
伸長方式等システムの目的や構成に適したものを採用す
れば良く、標準化されることが望ましい。

【０１７４】音響信号の振幅や周波数分布は時間ととも
に比較的穏やかであるが大幅に変化する。そこで、近傍
の信号の性質に応じて量子化ステップ幅を変化させる符
号化として適応型ＰＣＭ（ＡＰＣＭ）がある。この適応
型ＰＣＭでは、直前の標本の量子化値の振幅に応じて量
子化ステップ幅を変化させる。また、適応型差分ＰＣＭ
は、差分ＰＣＭに適応型ステップ幅を導入したものであ
り、信号の直接量子化をするのではなく、予測値との差
分を適用量子化する。そして、ΔＭは、信号を１ビット
で量子化する符号化方法である。この方法は、信号が急
激に変化すると歪みが大きくなる。これに対して適応型
ΔＭは、量子化ステップ幅を同じ符号が続く場合には増
大させ、反転する場合には小さくさせる。

【０１７５】一方で、上記適応型ＰＣＭ、適応型差分Ｐ
ＣＭ及び適応型ΔＭでは、いずれもステップ幅を変化さ
せるための乗算回路が必要となり、マイクロコンピュー
タやディジタル・シグナル・プロセッサといったような
複雑な回路が必要となり、回路規模が大きくなるという
欠点がある。また、ΔＭでは量子化歪みが大きく忠実度
に欠けるという欠点がある。

【０１７６】図４４、図４５及び図４６には、本発明に
係る簡単な構成で小形化に適し電力的にも有利なデータ
圧縮及び伸長方式に関する実施例のブロック図が示され
ている。

【０１７７】本実施例の目的は、データ圧縮及び伸長に
関して簡単な構成により高い忠実度が得られるデータ変
換方式とデータ変換回路を提供することにある。

【０１７８】図４４には、この発明に係るデータ変換方
式により構成されたデータ変換回路の一実施例のブロッ
ク図が示されている。

【０１７９】特に制限されないが、この実施例のデータ
変換回路は、アナログ信号を１６ビットからなるディジ
タルデータに変換させるとともに、それを８ビットから
なるディジタルデータに圧縮して出力させる回路に向け
られている。

【０１８０】アナログ信号Ｖｉｎは、アナログ／ディジ
タル変換回路４４０１に入力されて、ここでｎビット
（例えば上記のように１６ビット）からなるディジタル
データに変換される。この実施例では、上記ディジタル
変換された１６ビットのデータをｍ（例えば８ビット）
のデータに圧縮させるために、次のような回路が用いら
れる。

【０１８１】減算器４４０２の一方の入力には上記ディ
ジタル変換された１６ビットのデータＤ１が入力され
る。減算器４４０２の他方の入力にはレジスタ４４０６
に記憶された１６ビットのデータＤ２が入力される。こ
のレジスタ４４０６に記憶された１６ビットのデータＤ
２は、後述するように１つ前のサンプリングデータとさ
れる。減算器４４０２は、上記ディジタル変換された入
力データＤ１からレジスタ４４０６に記憶させられた１
つ前のサンプリングデータＤ２を減算して、その差分
（Ｄ１−Ｄ２）のデータＤ３を出力させる。この差分の
データＤ３は、コンパレータ４４０３の一方の入力Ｂに
供給される。コンパレータ４４０３の他方の入力Ａに
は、圧縮される８ビットのデータの最大値に対応したデ
ータＤ４が供給される。このデータＤ４は、同図のよう
に００００００００１１１１１１１１の１６ビットから
なり、下位８ビット（ｍ）が全て１のデータ（十進法で
２５５）である。

【０１８２】コンパレータ４４０３は、入力端子ＡとＢ
に供給されたデータＤ３とＤ４の大小比較を行い、Ｂ＞
Ａ（Ｄ３＞Ｄ４）のときにはハイレベルの出力信号を形
成し、Ａ＞Ｂならローレベルの出力信号を形成する。こ
のコンパレータ４４０３の出力信号は、セレクタ選択信
号として用いられる。

【０１８３】セレクタ４４０４の一方の入力Ａには、上
記圧縮される８ビットからなる最大値データｄ４（１１
１１１１１１）が入力されており、入力Ｂには上記差分
のデータＤ３のうちの下位８ビット分のデータｄ３が入
力されている。このセレクタ４４０４は、上記コンパレ
ータ４４０３の出力信号がハイレベルなら、言い換える
ならば、上記減算データＤ３がＤ４より大きいときに
は、入力Ａの最大値データｄ４を選択して出力させ、上
記コンパレータ４４０３の出力信号がローレベルなら、
言い換えるならば、上記減算データＤ３がＤ４より小さ
いときには、入力Ｂに供給される減算出力の下位８ビッ
トのデータｄ３を出力させる。

【０１８４】上記セレクタ４４０４の出力信号ｄ５は、
特に制限されないが、記憶回路４４０８にいったん記憶
させ、それを読み出して圧縮された８ビットのディジタ
ルデータＤｏｕｔとして出力させられる。上記セレクタ
４４０４の出力信号ｄ５は、加算器４４０５の一方の入
力に供給される。この加算器４４０５の他方の入力に
は、上記レジスタ４４０６の出力データＤ２が供給され
る。これにより、加算器４４０５はレジスタ４４０６に
記憶された１つ前のサンプリングデータＤ２に、上記セ
レタクから出力された圧縮されたデータｄ５とを加算し
て、次に入力されるデータＤ１に対して１つ前とされる
更新されたサンプリングデータＤ２’を形成してレジス
タ４４０６に記憶させる。このように、レジスタ４４０
６と加算器４４０５により次のサンプリングデータを生
成させることにより、累積誤差を防止させることができ
る。

【０１８５】以下、上記同様な繰り返しにより１６ビッ
ト（ｎビット）の入力データＤ１を、８ビット（ｍビッ
ト）に圧縮したデータｄ５に変換するものである。

【０１８６】図４５には、上記のデータ圧縮動作を伴う
アナログ／ディジタル変換動作を説明するための波形図
が示されている。

【０１８７】データ圧縮開始時にはレジスタ４４０６の
データはクリア（００００００００００００００００）
されている。したがって、同図のようにアナログ信号が
急減に立ち上がると、入力ディジタル信号に対して下位
８ビットの最大値の累進加算動作では追従できないが、
いったん入力ディジタル信号と１つ前のサンプリングデ
ータとの差分が上記圧縮データの最大値以下になると、
入力信号の変化に忠実に対応した圧縮データを得ること
ができる。音響信号では、その振幅や周波数分布は時間
とともに比較的穏やかであるで、実用上問題のない忠実
度でのデータ圧縮化が可能になる。

【０１８８】図４６には、この発明に係るデータ変換方
式によるデータ変換回路の他の一実施例のブロック図が
示されている。この実施例では、前記実施例に対応して
ｍビット（例えばは８ビット）に圧縮させられたデータ
をｎビット（１６ビット）のデータに伸長させるととも
にアナログ信号に変換して出力させる回路に向けられて
いる。

【０１８９】前記図４４のようなデータ圧縮回路により
圧縮されたデータＤｉｎは、特に制限されないが、いっ
たん図４４の記憶回路４４０８から図４６の記憶回路４
６０１に転送され記憶される。場合によっては、図４４
の記憶回路４４０８と図４６の記憶回路４６０１は共通
に使用される。この記憶回路４６０１から読み出された
データｄ５は、加算器４６０２の一方の入力に供給され
る。加算器４６０２の他方の入力には、レジスタ４６０
３に記憶されたｎビットのデータＤ６が供給されてい
る。加算器４６０２は上記データｄ５はデータＤ６とを
加算してデータＤ７を形成する。このデータＤ７は、特
に制限されないが、レジスタ４６０３の入力データとさ
れる。そして、上記レジスタ４６０３のから出力される
データＤ６を伸長させられたデータとしてディジタル／
アナログ変換回路４６０４に入力して、復調されたアナ
ログ信号Ｖｏｕｔを形成する。

【０１９０】データ伸長回路の動作は、次の通りであ
る。データ伸長動作開始時にはレジスタ４６０３が前記
同様にクリアされる。記憶回路４６０１から読み出され
た圧縮データｄ５は、読み出し毎に１つ前のｎビットか
らなるレジスタ４６０３のデータＤ６と加算されて、伸
長されたデータとしてレジスタ４６０３に記憶される。
したがって、図４５のような圧縮データｄ５による変化
分に従って階段状に変化する伸長データを復元させるこ
とができる。

【０１９１】以上の本実施例から得られる作用効果は、
下記の通りである。すなわち、 （１） １つ前のサンプリングデータと入力されたデー
タとの差分を求め、差分が圧縮される符号の最大値より
大きい場合には最大値を出力し、小さい場合には減算結
果を出力させて圧縮されたデータを出力してデータ圧縮
を行う。この方式では、音響信号等のように振幅や周波
数分布は時間とともに比較的穏やかなデータにおいて
は、減算や加算といった簡単な構成により忠実度の高い
データ圧縮を行うことができるという効果が得られる。

【０１９２】（２） 上記（１）により、データ圧縮及
び伸長回路が減算器や加算器、レジスタやコンパレータ
といった簡単な回路により実現でき、その消費電力も小
さく抑えることができるという効果が得られる。

【０１９３】（３） 上記のようなデータ変換方式及び
回路を用いることにより、記憶回路に記憶された音響信
号を再生するプレーヤの小型軽量化が実現できるという
効果が得られる。

【０１９４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図４
４において、減算出力データＤ３と圧縮されるデータの
最大値Ｄ４とをコンパレータにより比較する構成に代
え、論理和回路等を用いて減算出力データＤ３の上位ビ
ットのうちいずれか１ビットでも１であることをもって
等価的に上記最大値との大小比較出力を形成するもので
あってもよい。差分のデータはレジスタのデータＤ２か
ら入力データＤ１を減算させたものを用いるものであっ
てもよい。

【０１９５】データ圧縮される入力信号は、図４４の実
施例のようにアナログ／ディジタル変換回路の出力信号
を用いるもの他、ディジタル変換されたデータがいたん
記憶回路や磁気テープ又はコンパクトディスクに記憶さ
れたものであってもよいことはいうまでもない。圧縮さ
れたデータは、シリアルデータに変換されて通信回線等
を介して出力させるようにするものであってもよい。

【０１９６】この発明に係るデータ変換方式及びデータ
変換回路は、時間の経過とともに変化するディジタルデ
ータを扱う回路や装置に広く利用できるものである。

【０１９７】図４７には、この発明に係るディジタル／
アナログ変換回路の一実施例のブロック図が示されてい
る。同図のディジタル／アナログ変換回路は、特に制限
されないが、前記ディジタル信号受け渡しシステムに用
いられるプレーヤ１０１に搭載される。

【０１９８】ディジタル／アナログ変換回路の公知技術
として、前記公報（特開昭６１−２３６２２２号）があ
る。このディジタル／アナログ変換回路では、所定の周
波数のパルスをカウンタにより繰り返し計数し、このカ
ウンタの出力信号と変換すべき入力ディジタル信号とを
ディジタル的に比較して、入力ディジタル信号の値に対
応する幅を有するパルスを出力して、フィルタ回路によ
りパルス出力から高周波成分を除去してアナログ信号を
形成するものである。

【０１９９】上記のディジタル／アナログ変換回路で
は、入力ディジタル信号に対して１つのパルス幅に変換
された出力信号を形成するものであるため、それをフィ
ルタ回路で平滑すると、リップル成分が発生して音質の
よいアナログ信号が得られないという問題がある。すな
わち、アナログ信号の応答性（高域特性）を良くするた
めにはローパスフィルタの時定数を小さくする必要があ
るが、このようにすると前記リップル成分が増大する。
このリップル成分を少なくするためにフィルタ回路の時
定数を大きくすると、入力信号変化に対する応答性が悪
くなり高域特性が劣化する。また、カウンタとコンパレ
ータとを必要とするものであるため、回路構成が複雑に
なる。

【０２００】図４７のディジタル／アナログ変換回路
は、上記出力特性の改善に向けられている。

【０２０１】この実施例のディジタル／アナログ変換回
路では、出力信号に含まれるリップル成分を除去するた
めに、次のような回路により構成される。入力ディジタ
ル信号Ｄinは、レジスタ４７０１に取り込まれる。この
レジスタ４７０１の取り込まれた入力ディジタル信号Ｄ
inは、コンパレータ４７０２の一方の入力Ａに供給され
る。カウンタ４７０３は、基準時間信号としてのパルス
を繰り返し計数する動作を行う。このカウンタ４７０３
のキャリー出力ＣＡＲは、リピートカウンタ４７０４に
供給される。リピートカウンタ４７０４は、指定された
繰り返し計数値Ｊを計数するとキャリー出力ＣＡＲを出
力する。このキャリー出力ＣＡＲは、制御回路４７０５
に入力されて、ここで変換終了信号ＥＯＣが出力され
る。

【０２０２】制御回路４７０５は、入力ディジタル信号
Ｄinに同期したストローブを受けると、レジスタ４７０
１にセット信号Ｓを供給して入力ディジタル信号Ｄinの
取り込みを指示する。また、特に制限されないが、１０
ＭＨｚの基準時間パルスＣＫを受けて、上記レジスタ４
７０１への入力ディジタル信号Ｄinの取り込まれると、
それをカウンタ４７０３に供給して計数動作を開始させ
る。

【０２０３】コンパレータ４７０２は、レジスタ４７０
１に取り込まれた入力ディジタル信号Ｄinが、カウンタ
４７０３に計数値Ｑより大きいとき（Ａ＞Ｂ）のとき、
ハイレベルの出力信号を形成する。そして、データ線入
力ディジタル信号Ｄinに対してカウンタ４７０３の計数
出力Ｑが大きく（Ａ＜Ｂ）なると、ローレベルの出力信
号を形成する。この実施例では、リピートカウンタ４７
０４が設けられているので、従来のように直ちに次の入
力ディジタル信号に対応した出力パルスを形成するので
はなく、上記１つの入力ディジタル信号Ｄinに対応した
パルス幅を持つパルスがリピートカウンタ４７０４によ
り指定されたＪ回繰り返して変換動作を終了する。

【０２０４】図４８には、上記ディジタル／アナログ変
換回路の動作の一例の波形図が示されている。

【０２０５】例えば、ディジタル入力信号Ｄinが８ビッ
トからなる場合、上記のように１０ＭＨｚのクロックパ
ルスＣＫの周期は０．１μｓとなり、８ビットからなる
カウンタを用いて計数することにより、１回りの周期が
２５．６μｓになる。したがって、入力ディジタル信号
が十進法の１であるときには、最初の０．１μｓの間だ
けハイレベルで、残り２５．５μｓの間がローレベルの
パルスが出力される。また、入力ディジタル信号が十進
法の１０であるときには、最初の１μｓの間だけハイレ
ベルで、残り２４．６μｓの間がローレベルのパルスが
出力される。同様に、入力ディジタル信号が十進法の１
００であるときには、最初の１０μｓの間だけハイレベ
ルで、残り１５．６μｓの間がローレベルのパルスが出
力される。そして、入力ディジタル信号が十進法の最大
値である２５５であるときには、最初の２５．５μｓの
間ハイレベルで、残り０．１μｓだけがローレベルのパ
ルスが出力される。

【０２０６】同図には、繰り返し回数Ｊが４の場合が示
されている。上記のようなパルス幅に変換された出力信
号は４回繰り返して出力されると、１つの入力ディジタ
ル信号Ｄinに対応した変換出力信号ＥＯＣが出力され
る。このように４回のリピートを行うと、１サンプリン
グ期間、前記のプレーヤ１０１では記憶回路７０１から
読み出されたデータをフェッチする周期内に、上記４回
のパルス幅変調出力を形成するために変換時間としては
２５．６×４＝１０２．４μｓとなり、約１０ＫＨｚの
変換周波数が可能になる。このことは、ニュースプログ
ラムや会話及び講演等の再生に最適なものとなる。高音
質の音楽プログラムの再生においては、上記クロックパ
ルスＣＫの周波数を２０ＭＨｚにすれば、同じ４回のリ
ピート回数のもとでの約２０ｋＨｚまでの高域周波数が
再生できる。また、上記クロックパルスＣＫを１０Ｍｚ
のままとして、リピート数を２回に減らせば、同様に２
０ｋＨｚまでの高域周波数が再生できる。このように、
上記クロックパルスＣＫの周波数、リピート回数の組み
合わせて入力ディジタル信号のサンプリング周期に合わ
せるようにすればよい。

【０２０７】なお、上記変換出力信号ＥＯＣを受けて再
びストローブＳＴＢに同期してディジタル信号を入力す
ると、それに対応したアナログ／ディジタル変換動作が
同様にして行われる。

【０２０８】上記のコンパレータ４７０２から出力され
るパルス幅変調信号は、抵抗４７０６とキャパシタ４７
０７からなるローパスフィルタ４７０８により平滑され
てアナログ信号Ｄout が出力される。この実施例では、
上記のようにパルス幅変調されたパルスが複数個出力さ
れる。したがって、出力信号の高音質化のために抵抗４
７０６とキャパシタ４７０７との時定数を小さく設定し
て応答性を高くしてもリップル成分を最小に防ぐことが
できる。

【０２０９】この実施例に示す回路では、回路全体がデ
ィジタル回路により構成できるから、ディジタル回路と
アナログ回路を混在させた場合に比べて、プロセスが簡
単で低消費電力のＣＭＯＳ回路集積回路等により形成す
ることができる。

【０２１０】図４９には、この発明に係るディジタル／
アナログ変換回路の他の一実施例のブロック図が示され
ている。この実施例のディジタル／アナログ変換回路
は、回路の簡素化に向けられている。

【０２１１】この実施例では、図４７のコンパレータ４
７０２を省略してダウンカウンタ４９０１とフリップフ
ロップ回路４９０２によりディジタル信号に対応したパ
ルス幅変調信号を形成するものである。すなわち、ダウ
ンカウンタ４９０１には、ストローブに同期して入力デ
ィジタル信号Ｄinがセットされる。また、上記ストロー
ブによりフリップフロップ回路４９０２がセットされ
る。これにより、フリップフロップ回路４９０２の出力
信号Ｑがハイレベルに変化し、上記ストローブによりダ
ウンカウンタ４９０１がクロックの計数動作を開始す
る。ダウンカウンタ４９０１は、計数値が０になるとボ
ロー信号ＢＯを出力し、上記フリップフロップ回路４９
０２をリセットさせる。このボロー信号ＢＯは変換終了
信号として入力側に送られる。

【０２１２】フリップフロップ回路４９０２は、ディジ
タル信号の計数開始とともにセットされ、そのディジタ
ル信号に対応したクロックが計数されるとリセットされ
る。これにより、フリップフロップ回路４９０２の出力
信号Ｑは入力ディジタル信号に対応したパルス幅変調信
号とされる。

【０２１３】この実施例のディジタル／アナログ変換回
路の入力側に設けられる信号源は、前記記憶回路７０１
のように一定のサンプリング周期に対応してディジタル
信号とストローブを出力する。したがって、信号源側で
は上記変換終了信号ＥＯＣが送られたことをもって直ち
に次のディジタル信号を送出するのではなく、そのこと
を１つの条件として、上記一定のサンプリング周期に同
期してディジタル信号とストローブを送出する。これに
より、フリップフロップ回路４９０２のストローブに同
期したセット動作と、ダウンカウンタ４９０１のボロー
出力ＢＯに同期したリセット動作により、一定周期の入
力ディジタル信号に対応したパルス幅変調信号を得るこ
とができる。

【０２１４】例えば、ディジタル入力信号Ｄinが８ビッ
トからなる場合、上記のように１０ＭＨｚのクロックパ
ルスＣＫを用いるとその周期は０．１μｓとなり、８ビ
ットからなるダウンカウンタ４９０１を用いてをそれを
計数することにより最大計数値が２５．５μｓになる。
したがって、入力ディジタル信号が十進法の１であると
きには、ダウンカウンタ４９０１は１しか計数しないか
ら最初の０．１μｓの間だけハイレベルで、次のストロ
ーブが入力されるまでの残り２５．５μｓの間がローレ
ベルのパルスが出力される。また、入力ディジタル信号
が十進法の１０であるときには、１０を計数する間の最
初の１μｓの間だけハイレベルで、次のストローブが入
力されるまでの残り２４．６μｓの間がローレベルのパ
ルスが出力される。同様に、入力ディジタル信号が十進
法の１００であるときには、１００を計数する間の１０
μｓの間だけハイレベルで、次のストローブが入力され
るまでの残り１５．６μｓの間がローレベルのパルスが
出力される。そして、入力ディジタル信号が十進法の最
大値である２５５であるときには、最大計数値に対応し
た２５．５μｓの間ハイレベルで残り０．１μｓだけが
ローレベルのパルスが出力される。

【０２１５】このようなパルス幅変調信号は、前記のよ
うな抵抗４９０３とキャパシタ４９０４のようなローパ
スフィルタ４９０５により平滑されてアナログ信号Ｖou
t が形成される。

【０２１６】なお、図４７図の実施例のように１つの入
力信号Ｄinに対して複数のパルス幅変調信号を形成する
場合には、入力側で１つの入力信号Ｄinに対して前記の
周期のストローブを複数回発生させればよい。

【０２１７】図５０には、この発明に係るディジタル／
アナログ変換回路の更に他の一実施例のブロック図が示
されている。

【０２１８】前記図４９に示したディジタル／アナログ
変換回路では、入力側において一定の周期でディジタル
信号とストローブを形成する必要があり、その用途が限
られてしまう。この実施例では、アップカウンタ５００
２を設けて出力されるパルス幅変調信号の周期を規定す
るものである。すなわち、アップカウンタ５００２の入
力Ｄには０を供給し、ストローブに同期したカウンタロ
ードパルスＬＤによりクリアされるとともに、ダウンカ
ウンタ５００１では上記カウンタロードパルスＬＤによ
り入力ディジタル信号Ｄinが取り込まれる。

【０２１９】上記ダウンカウンタ５００１とアップカウ
ンタ５００２には、同じクロックＣＫが供給される。ダ
ウンカウンタ５００１のボロー出力ＢＯは、フリップフ
ロップ回路５００３の入力Ｋと論理否定回路５００５を
介して論理積回路５００６の一方の入力に供給される。
フリップフロップ回路５００３のクロック端子ＣＫには
上記クロックパルスが供給され、フリップフロップ回路
５００３の入力Ｊには、論理積回路５００６の出力信号
が供給される。この論理積回路５００６の他方の入力に
は、制御回路５００４から発生されたセット信号が供給
される。そして、上記カウンタのキャリー出力ＣＡＲ
は、制御回路５００４に供給される。

【０２２０】制御回路５００４は、ディジタル信号Ｄin
と同期して入力されるストローブＳＴを受けると動作状
態にされ、上記ダウンカウンタ５００１及びアップカウ
ンタ５００２のカウンタロード信号ＬＤとフリップフロ
ップ回路５００３のセット信号ＦＲを出力する。また、
制御回路５００４は、クロックＣＬＫを受けてストロー
ブが入力されるとダウンカウンタ５００１及びアップカ
ウンタ５００２等にクロックパルスを送出し、アップカ
ウンタ５００２からのキリャー出力ＣＡＲを受けると変
換終了信号ＥＯＣを送出して待機状態になる。

【０２２１】フリップフロップ回路５００３は、クロッ
クパルスの立ち上がりエッジに同期して動作し、そのと
き入力ＪとＫが００（ローレベル、ローレベル）なら保
持状態になり、入力ＪとＫが０１（ローレベル、ハイレ
ベル）ならリセット状態になり、入力ＪとＫが１０（ハ
イレベル、ローレベル）ならセット状態になり、入力Ｊ
とＫが１１（ハイレベル、ハイレベル）なら反転動作を
行う。

【０２２２】次に、上記ディジタル／アナログ変換動作
について詳細に説明する。

【０２２３】初期状態では全てのカウンタ及びフリップ
フロップ回路５００３はリセット状態である。制御回路
５００４のストローブ入力端子ＳＴに変換開始信号が入
力されると、それに応答して制御回路５００４は、変換
終了信号端子ＥＯＣからの出力信号を論理１にして変換
中であることを宣言する。

【０２２４】制御回路５００４は、カウントロード信号
ＬＤを出力して、クロックＣＫの立ち上がりに同期して
ダウンカウンタ５００１には入力ディジタル信号をロー
ドさせ、アップカウンタ５００２には０をロードさせ
る。ダウンカウンタ５００１及びアップカウンタ５００
２は、上記ロードの終了とともにクロックの計数動作を
開始する。

【０２２５】制御回路５００４は、上記カウンタロード
信号ＬＤよりカウンタクロックの１／２周期遅れて、フ
リップフロップ回路５００３のセット信号ＦＲを出力す
る。フリップフロップ回路５００３は、ダウンカウンタ
５００１のボロー出力ＢＯが論理０であるから入力Ｊが
１に入力Ｋが０となって、クロックの立ち上がりに同期
してセット状態にされる。

【０２２６】ダウンカウンタ５００１は、クロックの到
来毎にダウン計数動作（−１）を行い計数値が０になる
と、ボロー信号ＢＯを出力する。この結果、ボロー信号
ＢＯの論理１への変化により、フリップフロップ回路５
００３の入力Ｊが０に入力Ｋが１に変化する。この結
果、フリップフロップ回路５００３は、クロックパルス
の立ち上がりに同期してリセットされる。

【０２２７】なお、入力ディジタル信号Ｄinが十進法で
０のときには、ダウンカウンタ５００１のボロー出力Ｂ
Ｏと、制御回路５００４のセット信号ＦＲとが同じタイ
ミングで出力されることになる。この実施例では、ダウ
ンカウンタ５００１のボロー出力ＢＯを優先させるため
に論理積回路５００６が設けられており、この論理積回
路５００６により制御回路５００４からのフリップフロ
ップ回路５００３のセット信号ＦＲが禁止される。この
ように、ディジタル信号Ｄinが十進法で０であるときに
はフリップフロップ回路５００３からパルスが出力され
ない。ディジタル信号Ｄinが１以上であるときには、フ
リップフロップ回路５００３の出力Ｑからそれぞれに対
応したパルス幅を持つパルスが出力される。このように
パルス幅変調された出力信号はローパスフィルタ５００
７により平滑されてアナログ信号Ｖoutが形成される。

【０２２８】アップカウンタ５００２は、計数動作を継
続して最大値になるとキャリー信号ＣＡＲを出力する。
制御回路５００４は、上記キャリー信号ＣＡＲを受ける
と、変換終了信号ＥＯＣを論理０に変化させて一連の変
換動作を終了する。この変換動作終了を待って次のディ
ジタル信号が入力される。すなわち、上記のようなアッ
プカウンタ５００２を設けた場合には、ディジタル／ア
ナログ変換動作に従って、その変換終了信号ＥＯＣによ
り、アドレス信号を生成して次の入力ディジタル信号を
読み出すようにすることもできる。

【０２２９】上記のように、入力ディジタル信号Ｄinと
ストローブが入力されると、以上の動作を繰り返して入
力ディジタル信号Ｄinに対応したアナログ信号Ｖout を
形成する。制御回路５００４は、上記変換動作中は変換
終了信号ＥＯＣをハイレベルにして外部に知らせ、これ
を無視したストローブには何も応答しないで、変換動作
を継続する。

【０２３０】なお、アナログ変換出力Ｖoutに含まれる
リップル成分を軽減する場合には、１つのストローブの
ような変換開始信号に対して、リピートカウンタ等を設
けて上記のようなディジタル／アナログ変換動作を指定
回数だけ繰り返すようにすればよい。このリピート中に
ディジタル信号Ｄinの入力が保証されていない場合に
は、前記同様にレジスタを設けて入力ディジタル信号を
取り込むようにすればよい。

【０２３１】以上図４７〜図５０を用いて説明した実施
例は、ディジタル／アナログ変換回路の他、ディジタル
信号からパルス幅変調信号に変換する信号変換回路とし
て広く利用できる。

【０２３２】図５１には、前記ディジタル信号受け渡し
システムに用いられるプレーヤ１０１のスイッチ入力回
路の一実施例の基本的ブロック図が示されている。

【０２３３】前記のようにプレーヤ１０１は、ＩＣメモ
リカード等と互換性をもつように小型で薄型にされる。
それ故、動作モードを指示するスイッチ類を減らすこと
が重要とされる。そこで、この実施例では、１つのキー
スイッチ５１０１のオン／オフ信号を受ける動作状態制
御回路２により、動作状態１〜動作状態ｎを指定する信
号５１０３−１〜５１０１３−ｎを形成するものであ
る。このようにすることにより、上記のような小型でか
つ薄型のプレーヤ１０１の限られたスぺースに操作スイ
ッチの実装を可能にするものである。

【０２３４】図５２には、動作状態制御回路の具体的構
成の一実施例を説明するためのブロック図が示されてい
る。

【０２３５】この実施例では、スイッチ５１０１のオン
時間Ｔが動作状態制御回路５１０２により判定される。
動作状態制御回路５１０２は、スイッチ５１０１のオン
時間Ｔに対しては無条件で単にスイッチがオン状態にさ
れれば状態Ａにする信号５２０１−１を形成する。動作
状態制御回路５１０２は、スイッチ５１０１のオン時間
Ｔが予め決められて一定時間Ｍより小さい（Ｍ＞Ｔ）と
判定したなら状態Ｂにする信号５２０１−２を形成す
る。そして、動作状態制御回路５１０２は、スイッチ５
１０１のオン時間Ｔが予め決められた一定時間Ｍより大
きい（Ｍ≦Ｔ）と判定したなら状態Ｃにする信号５１０
１−３を形成する。上記のような３つの状態Ａ〜Ｃを示
す信号５１０１−１〜５１０１−３の組み合わせによ
り、次のような再生制御動作が実現できる。

【０２３６】図５３には、その動作モードを説明するた
めの概念図が示されている。

【０２３７】プレーヤ１０１は電源投入直後には停止状
態５３０２にされる。この状態５３０２において、スイ
ッチ５１０１をオン状態にすると、そのオン時間Ｔに対
しては無条件の状態Ａを示す信号５３０１ａが形成され
てプレーヤ１０１は再生状態５３０３になる。この再生
状態５３０３では、一時停止状態５３０５に変化させる
か、それとももとの停止状態５３０２に戻すか２通りの
選択が必要になる。そこで、再びスイッチ５１０１をオ
ン状態にすると、上記のような状態Ａを示す信号５３０
１ｂが形成されて時間判定５３０４に入り、そのときに
オン状態にされた時間Ｔの判定が行われる。もしも、こ
の判定結果が状態Ｂを示す信号５３０１ｃならプレーヤ
１０１は一時停止状態５３０５にされる。あるいは、上
記判定結果が状態Ｃを示す信号５３０１ｅならプレーヤ
１０１はもとの停止状態５３０２に戻る。上記一時停止
状態５３０５においては、再び再生状態５３０３に戻す
ことしか意味を持たないから、スイッチ５１０１のオン
状態にするだけで、上記のような状態Ａを示す信号５３
０１ｄにより再生状態５３０３に戻す。

【０２３８】１つのスイッチにより、複数種類の動作を
指示する場合には、その操作方法が複雑になる欠点があ
る。そこで、この実施例では、その操作方法の習得を容
易にするために、図５１に示した停止状態５３０２、再
生状態５３０３及び一時停止状態５３０５に対応して発
光ダイオード等や液晶表示素子を設けて、現在の状態に
応じて点灯させ、それと同図のような矢印とを組み合わ
せることにより、状態Ａ〜状態Ｃの入力によりどのよう
な状態に変化させることができるかを表示させる。この
表示動作は、表示装置として発光ダイオードを用いる場
合、低消費電力化を図るためにスイッチ操作を行う一定
時間だけ行わせるようにすればよい。

【０２３９】図５４には、動作状態制御回路の具体的構
成を説明した他の一実施例のブロック図が示されてい
る。

【０２４０】この実施例では、前記のようなスイッチ５
１０１のオン時間Ｔに代えてスイッチ５１０１のオン回
数が動作状態制御回路５１０２により判定される。動作
状態制御回路５１０２は、スイッチ５１０１のオン回数
を計数して１回なら状態Ａにする信号５４０１−１を形
成する。動作状態制御回路５１０２は、スイッチ５１０
１のオン回数が２回なら状態Ｂにする信号５４０１−２
を形成する。このような２つの状態ＡとＢを示す信号５
４０１−１と５４０１−２の組み合わせにより、次のよ
うな再生制御動作が実現できる。

【０２４１】図５５には、その動作モードを説明するた
めの概念図が示されている。

【０２４２】プレーヤ１０１は電源投入直後には前記同
様に停止状態５３０２にされる。この状態５３０２にお
いて、スイッチ５１０１を１回だけオン状態にすると、
状態Ａを示す信号５５０１ａが形成されてプレーヤ１０
１は再生状態５３０３になる。この再生状態５３０３で
は、一時停止状態５３０５に変化させるか、それともも
との停止状態５３０２に戻すか２通りの選択が必要にな
る。そこで、再びスイッチ５１０１を１回だけオン状態
にすると、上記のような状態Ａを示す信号５５０１ｂが
形成されてプレーヤ１０１は一時停止状態５３０５にさ
れる。あるいは、上記スイッチ５１０１を２回オン状態
にすると、状態Ｂを示す信号５５０１ｅが形成されてプ
レーヤ１０１はもとの停止状態５３０２に戻る。この実
施例では、上記一時停止状態５３０５から再び再生状態
５３０３に戻すことの他、もとの停止状態５３０２にも
選択的に変化させるようにする。このため、一時停止状
態５３０５においてスイッチ５１０１を１回だけオン状
態にすると状態Ａを示す信号５５０１ｃが形成されてプ
レーヤ１０１は再生状態５３０３に変化する。上記一時
停止状態５３０５においてスイッチ５１０１を２回にわ
たってオン状態にすると、状態Ｂを示す信号５５０１ｄ
が形成されてプレーヤ１０１は停止状態５３０２に変化
する。この実施例でも、前記同様に図５３に対応して表
示素子及び矢印を描くことにより、操作の習得を容易に
する。

【０２４３】図５６は、記憶すべき内容が複数個存在し
たときに、記憶回路を任意のサイズに分割（ブロック分
け）して記録するとともに、再生するときには読み出し
たいブロックをあらかじめ操作スイッチなどで指定する
ことにより、選択的な再生、いわゆる頭出しを可能にさ
せる一実施例の概念を示すブロック図である。データ記
憶回路５６１０とデータ用アドレスカウンタ５６１１に
加えて、データ記憶回路５６１０の記憶番地を決めるデ
ータ用アドレスカウンタ５６１１にブロックアドレスを
セットするためのブロックアドレス記憶回路５６０１、
ブロックアドレス記憶回路のアドレスを指定するブロッ
クアドレス用アドレスカウンタ５６０２、ブロックアド
レス用アドレスカウンタ５６０２の内容をデコードする
デコーダ回路５６０３、更にこのデコードされた内容を
表示する表示器５６０４、ブロックを選択するための操
作スイッチ５６０７、チャッターを除去するためのチャ
ッタキラー回路等から構成される。該回路部へは、記憶
／再生を開始したことを示すＰＬＡＹ信号（幅１００ｎ
ｓのパルス）と記憶停止を示すＲＥＣＳＴＯＰ信号（幅
１００ｎｓのパルス）が入力される。

【０２４４】次に、該回路の動作について説明すると次
のようになる。ここでわかり易くするために、いまブロ
ックアドレス用アドレスカウンタ５６０２はゼロであっ
たとする。この状態で、記憶モードに入るとデータ用記
憶回路５６１０の０番地から順次データが記憶されてい
く。いま任意のタイミングで記憶停止が指示されると、
まず、ＲＥＣＳＴＯＰ信号の前縁でブロックアドレス用
アドレスカウンタ５６０２がインクリメントされ（内容
は１となる）、さらに１００ｎｓ遅延回路５６０８を経
てブロックアドレス記憶回路５６０１の１番地にデータ
用アドレスカウンタ５６１１の内容が記憶される（２番
目のデータの先頭アドレスとなる）。次にまた別のデー
タを記憶するために、記憶モードに入りＰＬＡＹ信号が
出力されると先ほど記憶したブロックアドレス記憶回路
５６０１の１番地の内容が、そのまま先頭アドレスとし
てデータ用アドレスカウンタ５６１１にロード（セッ
ト）され、２番目のデータが順次記憶されていく。以
下、記憶停止が指示されるとごとに、データ用アドレス
カウンタ５６１１の内容がブロックアドレス記憶回路５
６０１に順次書き込まれていく。一方、再生する際の手
順は次のようになる。最初に目的とするブロック、例え
ば２番目のデータを再生したいときは、操作スイッチ５
６０７を押す毎にブロックアドレス用カウンタ５６０２
がインクリメントされ、その内容はデコーダ回路５６０
３を通って数字表示器５６０４（単なるＬＥＤ表示でも
良い）で表示される。目的とする１番地（２番目のアド
レスは１番地に格納されている）が表示されるまで操作
スイッチ５６０７を押しつづけ、１番地が表れたら押下
を止める。次に再生が指示されるとＰＬＡＹ信号が出力
され１番地の内容、すなわち２番目のデータが記憶され
ている先頭アドレスが、データ用アドレスカウンタ５６
１１にロード（セット）されて読み出しが進行する。な
お、１番目のデータを再生（記憶でも同じ）したいとき
には上記表示器５６０４がゼロを表示した時点でブロッ
クアドレス用アドレスカウンタ５６０２のインクリメン
ト動作を中止することにより、デコーダ回路５６０３の
オールＺＥＲＯ出力はローレベルとなるっため、ＰＬＡ
Ｙ信号が論理和回路５６０６を通過し、データ用アドレ
スカウンタをクリアする。その結果データ記憶回路５６
１０は０番地から再生（又は記憶）動作を行うことにな
り、第１番目のデータが再生（又は記憶）されることに
なる。

【０２４５】以上のように本実施例によれば、読み出し
たいブロックを簡単な操作により任意に選択することが
でき、極めて使い勝手の良い装置が提供できる。また、
本実施例のもう一つの特長はブロック長が全く任意であ
り、データ記憶回路５６１０を無駄なく、高効率に利用
できる。これは、半導体メモリの特性に着目して、その
性能を十分に活かしたもので、本願の装置の有効性を示
す一例である。なお、ここでは記憶回路をデータ記憶回
路５６１０とブロックアドレス記憶回路５６０１に分け
て説明したが、同一のメモリ上に配置しても良い。

【０２４６】図５７には、プレーヤ１０１の記憶回路７
０１の記憶領域管理方式の一実施例の概念図が示されて
いる。

【０２４７】プレーヤ１０１に搭載された記憶回路７０
１の記憶容量を複数種類の情報に対して効率よく利用す
るために、記憶回路７０１は目次領域とデータ領域に分
けられる。目次領域は、特に制限されないが、４つの目
次５７０１ａ〜５７０４ａを持ち、それぞれにはブロッ
クアドレスＢＡ０〜ＢＡ３が格納可能にされる。上記目
次５７０１ａ〜５７０４ａは、プログラムセレクト信号
ＰＳＬ１，ＰＳＬ２等により選択されて、そのブロック
アドレスＢＡ０，ＢＡ１等の書き込みや読み出しが可能
にされる。

【０２４８】例えば、前記のようなディジタル信号受け
渡しシステムにおいて、プレーヤ１０１が端末装置１０
０に接続されると、端末装置１００は目次領域をアクセ
スして有効にされているブロックアドレスの読み出しを
行う。これにより、端末装置１００はプレーヤ１０１に
おける記憶回路７０１の空き領域を知ることができる。
そして、新たに受け渡されるディジタル信号が指定され
ると、空きの目次にブロックアドレスを記憶させるとと
もに空き領域にディジタル信号を記憶させる。もしも、
目次が不足したり、受け渡されるディジタル信号に対し
て空きの記憶容量が不足するなら、その旨を表示して消
去してよい格納済のディジタル信号を選択させ、それを
消去して新しいディジタル信号の入力を行う。このと
き、プレーヤ１０１に記憶されている格納済のディジタ
ル信号も読み出して、新しいディジタル信号の記憶容量
に合わせて記憶容量に空きがないようアドレス割り当て
が改めて行われる。

【０２４９】同図においては、プログラムセレクト信号
ＰＳＬ１により目次５７０１ａをアクセスして、そこに
格納されているブロックアドレスＢＡ０を読み出してア
ドレスカウンタ７０３にセットさせる。例えば、同図の
実線のようにアドレスカウンタ７０３にセットされたブ
ロックアドレスＢＡ０がデータ領域の先頭アドレスのデ
ータブロック５７０１ｄであると、そのブロックの先頭
のＩＤコード５７０１ｉが格納されたアドレスから順に
読み出しを開始する。そして、特に制限されないが、デ
ータの最終アドレスにはエンドマーク５７０１ｅが格納
されており、このエンドマーク５７０１ｅの検出により
読み出しを終了させる。この構成では、目次には先頭ア
ドレスのみを記憶させればよいからアドレス情報を減ら
すことができる。

【０２５０】また、プログラムセレクト信号ＰＳＬ２に
より目次５７０２をアクセスして、そこに格納されてい
るブロックアドレスＢＡ２を読み出してアドレスカウン
タ７０３にセットさせる。例えば、同図の点線のように
アドレスカウンタ７０３にセットされたブロックアドレ
スが中間ブロックなら、そのブロックの先頭のＩＤコー
ド５７０２ｉが格納されたアドレスから順に読み出しを
開始する。そして、上記同様にデータ５７０２ｄの最終
アドレスにはエンドマーク５７０２ｅが格納されてお
り、このエンドマーク５７０２ｅの検出により読み出し
を終了させる。

【０２５１】例えば、目次５７０１ａに対応したディジ
タル信号の消去等により上記のように２種類のプログラ
ムが格納されたデータブロックの間に空きができると、
端末装置１００は目次５７０２ａのブロックアドレスＢ
Ａ２を目次５７０１ａに対応したデータ領域のエンドマ
ーク５７０１ｅのアドレスにブロックアドレスＢＡ２を
変更するとともに、それに対応したディジタル信号を書
き込む。このようにすることによって、新たに受け渡さ
れるプログラムに対応したディジタル信号を残りの空き
エリアを連続して使用することができる。

【０２５２】なお、プレーヤ１０１を端末装置１００に
接続すると、原則として目次領域及びデータ領域がクリ
アされて新しいディジタル信号が格納されるようにして
もよい。この場合、残したいプログラムは、プレーヤ１
０１側において消去禁止を指定するか、端末装置１００
側とのディジタル信号の受け渡し操作の中で消去禁止プ
ログラムを指定するものであってもよい。

【０２５３】図５８には、プレーヤ１０１の記憶回路７
０１の記憶領域管理方式の他の一実施例の概念図が示さ
れている。

【０２５４】この実施例では、目次記憶回路５８０１と
データ記憶回路５８０２とによりディジタル信号の記憶
管理を行うようにするものである。目次記憶回路５８０
１は、目次１ないし目次４のように最大４種類のディジ
タル信号（プログラム）までの格納を可能にするもので
ある。目次記憶回路５８０１には、前記実施例のように
単に先頭アドレスを記憶させるもの他、終了アドレスや
ＩＤコードの他に、目次情報も記憶させる。この目次情
報は、特に制限されないが、文字情報からなり、プレー
ヤ１０１に液晶表示装置を設けてプログラムの内容を文
字によって表示可能にするものである。

【０２５５】目次記憶回路５８０１の各目次と、データ
記憶回路５８０２のデータエリアは、記憶順序等により
データ記憶回路５８０２の先頭アドレス側からデータ
２、データ１、データ４及びデータ３のように任意に行
われる。すなわち、先に指定した順にデータ記憶回路５
８０２対してディジタル信号が記憶される。

【０２５６】図５９には、上記目次機能を付加した場合
のプレーヤ１０１の一実施例の要部ブロック図が示され
ている。

【０２５７】制御回路５９０６には、前記のような動作
制御用のスイッチ５９０８の他に、目次指定（プログラ
ム指定）用のスイッチ５９０７が設けられる。特に制限
されないが、このスイッチ５９０７をオン状態にする
と、目次アドレスカウンタ５９０１に＋１のパルスが供
給されて目次記憶回路５８０１のアクセスが行われる。
目次記憶回路５８０１から読み出された目次情報は、目
次レジスタ５９０９に格納されて液晶表示器５９１０に
よりタイトル等の文字表示が行われる。

【０２５８】目次記憶回路５８０１から読み出された先
頭アドレスは、データ記憶回路５８０２のアドレスカウ
ンタ５９０２にセットされ、終了アドレスとＩＤコード
はレジスタ５９０３、５９０４にそれぞれロードされ
る。ＩＤコードは、制御回路５９０６に伝えられ、それ
が解読されて前記サンプリング周波数、データ長、ステ
レオ／モノラル再生等の自動設定が行われる。

【０２５９】上記アドレスカウンタ５９０２により出力
されるアドレス信号は、データ記憶回路５８０２のアク
セスに用いられることの他、コンパレータ５９０５にも
供給される。このコンパレータ５９０５の他方の入力に
は、上記レジスタ５９０３にロードされた最終アドレス
が伝えられる。これにより、上記指定された目次に対応
したディジタル信号（データ）の読み出しが終了する
と、コンパレータ５９０５がこれを検出して制御回路５
９０６に終了信号を入力するので、一連のディジタル信
号の読み出し動作が終了することになる。

【０２６０】以上の目次機能において、目次の数は４の
他、任意であるが２のＮ乗個にすると２進のアドレスカ
ウンタがそのまま利用できるので選択が容易になる。ま
た、目次記憶回路５８０１をデータ記憶回路５８０２と
は別に設けた場合には、それぞれを独立して並行にアク
セスすることができるからアドレスカウンタの制御が簡
単になる。なお、上記の目次記憶回路５８０１は、上記
図５７の実施例のようにデータ記憶回路５８０２の一定
の記憶領域を利用して構成するものであってもよいこと
はいうまでもない。

【０２６１】図６０は、上記図７と同様に、本発明によ
るプレーヤ１０１の一実施例を示す。この実施例は、一
点鎖線枠内の部分、すなわちプレーヤ１０１の記憶回路
７０１を除くマルチプレクサ７０２、アドレスカウンタ
７０３、制御回路７０４、パラレル／シリアル変換回路
７０５、ローパスフィルタ７０６、ディジタル／アナロ
グ変換回路７０７、増幅回路７０８をＩＣ化もしくはハ
イブリッドＩＣ化した１チップ集積回路６００１を示し
ている。この１チップ集積回路は、上記ディジタル信号
受け渡しシステムのデータ転送を実現する信号及び端子
と、上記記憶回路を制御する信号及び端子と、アナログ
音声信号を出力する信号及び端子と、１チップ集積回路
に対して動作を支持する信号及び端子と、１チップ集積
回路の状態を示す信号及び端子と、１チップ集積回路に
電力を供給する信号及び端子を備えている。また、１チ
ップ集積回路の構成は上記に示す機能をすべて含む必要
はなく、特に限定されるものではない。

【０２６２】本実施例によれば、電話交換手などが用い
ているマイクロ本付きヘッドホンの耳の部分に電池を含
む本体回路のすべてを実装できるほど小形化され、かつ
消費電力はスタンバイ時で約５０マイクロワット、再生
時には約２０ミリワットが実測され、小形で消費電力の
極端に少ない装置を実現できる。このことは、電源に小
容量（１８０ｍＡｈ）のボタン形リチューム電池を使用
しても連続３０時間以上の再生動作、又は記憶したデー
タをそのまま放置しても４５０日後に再生させることが
可能であることを示唆している。また、これらの値は電
池の技術進歩によって大幅に改善される余地があり、数
年にわたり記録を保持したり、あるいは数百時間以上の
再生動作あるいは小形、軽量な装置を実現することがで
きる。

【０２６３】なお、制御回路を１チップ集積回路に納め
た場合、そのままで制御できる記憶回路の記憶容量が限
られてしまう問題がある。この問題を解決するために、
図６１に示すように、記憶回路の制御信号及び端子に拡
張用信号及び端子をオプションとして設けておくことに
より記憶回路の記憶容量を拡張することができる。例え
ば、図６０に示すように１チップ集積回路におさめたア
ドレスカウンタ７０３の発生するアドレスが２３ビット
の場合（データは８ビットとする）、記憶回路の記憶容
量は最大８，３８８，６０８バイトになる。もし、記憶
容量を１６，７７７，２１６と２倍にしたい場合は、図
６１に示すように内部のアドレスカウンタ７０３と連動
して動作する拡張アドレスカウンタ６１０１及び内部の
マルチプレクサ７０２と同じ動作をする拡張マルチプレ
クサ６１０２で構成されるアドレス拡張回路を１チップ
集積回路の外部に設けて、記憶回路に与えるアドレスを
２４ビットに拡張すれば良い。

【０２６４】図６２には、プレーヤ１０１における記憶
回路の欠陥ビットを自動的に判別し欠陥ビットをスキッ
プするための自己診断回路のブロック図を示す。

【０２６５】図７に示すプレーヤにおいて、記憶回路７
０１に周辺に自己診断回路が追加されている。記憶回路
７０１に入力されるデータと記憶回路テストのための２
種類のデータパターン”ＡＡ”及び”５５”を選択する
マルチプレクサ６２０２、該マルチプレクサ６２０２に
対して選択信号を与えるための３進カウンタ６２０１、
上記マルチプレクサ６２０２の出力を記憶回路に接続す
るためのバッファ回路６２０４、遅延回路６２０６、ア
ドレスカウンタ７０３、コンパレータ６２０３、ファー
ストイン・ファーストアウト・メモリ６２０７などで構
成される。該回路部への入出力信号は、端末装置１００
からの入力データと記憶回路からの出力データ、また制
御回路から記憶回路への書き込みストローブ信号（Ｗ
Ｅ）と記憶／再生中を示すＲＵＮ信号（ＲＵＮ）ならび
に２種類の記憶回路テストパターンデータ”ＡＡ”、”
５５”が入力される。なお、スキップアドレス出力と再
生クロック入力は、再生動作時に記憶回路の不良個所
（欠陥アドレス）をスキップして読み出すための信号で
ある。記憶データが変化した直後に書き込みストローブ
信号（ＷＥ）が１００ｎｓのパルス幅で入力し（繰返し
周波数は８ｋＨｚ）、論理和回路６２１３を経て３進カ
ウンタ６２０１をクリア状態にし、論理和回路６２１４
更に否定的論理和回路６２０５を通過しバッファ回路６
２０４の制御端子ならびに記憶回路のＷＥ（ライトイネ
ーブル）に接続される。バッファ回路は６２０４は該制
御端子がハイレベルのときにハイインピーダンス状態で
あり、該制御端子がローレベルになったときはじめて入
力が出力端子に反映される素子であり、一方の記憶回路
のデータ端子（ＤＩＯ）は、ＷＥ端子がハイレベルであ
れば指定アドレスの内容が出力されており、ＷＥ端子が
ローレベルになると上記ＤＩＯ端子はデータ入力が可能
な状態に切り替わり、該ＤＩＯ端子のデータ入力が指定
したアドレスに書き込まれることになる。従って、上記
ＷＥパルス信号がハイレベルに戻った直後（正確には記
憶回路のアクセスタイムの５０ｎｓ経過後）におけるバ
ッファ回路６２０４の入力側と出力側のデータが一致し
ていれば記憶回路には正常にデータが書き込まれたこと
になり、もし上記データ同志が一致していなければ上記
記憶回路には正常にデータが書き込まれなかったことを
示している。この様な判定を行うためにコンパレータ６
２０３を設け、該コンパレータ６２０３のＹ出力はＡ入
力端子とＢ入力端子の内容が一致していないときにハイ
レベルになるような不一致出力の論理構成にしておき、
該コンパレータのＹ出力を論理積回路６２１０の一方の
入力とする。ここで、上記否定論理和回路６２０５の出
力は更に論理否定機能付パルス遅延回路６２０６へも入
力されており、該遅延回路６２０６によって約２００ｎ
ｓ送れたＷＥ’パルスになり、論理積回路６２１０のも
う一方の入力となる。この時、もし上記不一致出力がロ
ーレベルであれば、すなわちデータが記憶回路７０１へ
正常に書き込まれた場合には上記論理積回路６２１０の
出力にはなにも出力されないことになる。ここで、上記
３進カウンタ６２０１はＷＥパルスの入力時にリセット
されており（同時にクロック入力ＣＰにもパルスが入力
されているがクリア動作が優先される）該３進カウンタ
６２０１のＱＡ出力ＱＢ出力ともにローレベルになって
おり、マルチプレクサ６２０２はパターン”ＡＡ”（１
６進表現、２進法では２の７乗ビット側から順に１０１
０１０１０となる）を選択しているため、上記記憶回路
７０１へ正常に書き込んだデータは第１番目のテストパ
ターンということになる。そこで、３進カウンタ６２０
１のＱＢ出力（２の１乗ビット）がローレベルであるた
め該出力は論理不定回路６２１６でハイレベルになり、
論理積回路６２１１は上記ＷＥ’を通過し、論理和回路
６２１４を経由して３進カウンタ６２０１をカウントア
ップすることによりマルチプレクサ６２０２はテストパ
ターン”５５”（１６進表現、２進法では２の７乗ビッ
ト側より順に０１０１０１０１となる）を選択し、同時
に上記論理和回路６２１４の出力は否定的論理和回路６
２０５の入力となり、記憶回路への書込みパルスとして
作用する。以後、テストパターン”５５”更に記憶デー
タ（記憶回路入力データ）のいずれにおいても正常に書
き込まれたときには、上記論理積回路６２１１は禁止
（３進カウンタ６２０１のＱＢ出力がハイレベルになる
ため）され、上記したような一巡ループは開放され、代
わりに論理積回路６２１２をＷＥ’パルスが通過し、ア
ドレスカウンタ７０３をカウントアップし、制御回路か
らの次の書込みパルス（ＷＥ）入力を待つことになる。
また上記コンパレータ６２０３のＹ出力（不一致出力）
がハイレベル、すなわち記憶回路７０１に正常にデータ
が書き込まれなかったケースにおいては、上記ＷＥ’パ
ルスが論理積回路６２１０を通過し、その時のアドレス
カウンタ７０３の内容をファーストイン・ファーストア
ウトメモリ６２０７へ書込み、同時に否定的論理和回路
６２０５ならびに論理和回路６２１３へ入力しているの
で、上記ＷＥパルスが入力されたときの動作と同じこと
をもう一度繰り返すことになる。なお、この繰返し動作
は記憶回路７０１へデータが正常に書き込まれるまで続
行される（この繰返し動作に要する時間は約３００ｎｓ
であり、また、ＷＥ入力周期は約１２５μｓであるため
実際に許容される繰返し数は、１回目のパターンチェッ
クすなわち”ＡＡ”パターン書き込み時のエラー発生で
繰り返すケースでは約４００回であり、２回目のパター
ンチェックすなわち”５５”パターン書き込み時のエラ
ー発生で繰り返すケースでは約２００回となる）。

【０２６６】本実施例によれば、４メガビットあるいは
１６メガビットなどのメガビットクラスの大容量メモリ
セルのうちのわずか数ビットのメモリセルが不良である
がゆえに、検査で捨てられている半導体メモリチップを
使用することができるので、結果として極めて安価な装
置を提供することができる。ここに述べた思想は書き込
む前に検査をしてその結果を利用して不良ビットを活用
するというのが根本思想で、この概念を用いて種種の変
形、応用が可能であることはいうまでもない。例えば”
１”を書き込むとき、検査結果が”１”に固定された不
良ビットを検出したとき、それをそのまま”１”として
利用する方法もある。

【０２６７】なお、図６２におけるマルチプレクサ６２
０２の動作を固定（３進カウンタ６２０１のしてＧＡ出
力をローレベル、ＱＢ出力をハイレベルに固定）するこ
とによって、書き込みデータのみを用いて記憶回路へ書
き込みながらチェックする方式による簡便な自己診断回
路を構成することができる。

【０２６８】又、本実施例は特に上記プレーヤに録音機
能（音声の場合、この他画像、医療情報などがある）が
付加されたとき特に有効となる。

【０２６９】図６７には、本発明によるディジタル信号
受渡しシステムの具体的な一実施例の外観を示す。図に
おいて、図１、図３、図７、図１０もしくは図５９と同
一部分には同一番号を符すことにより詳細な説明は省略
する。

【０２７０】１００１は主に半導体メモリより構成され
るメモリカードもしくはＩＣカード等からなる小型の記
憶回路部を示す。本実施例は、プレーヤ１０１にさらに
機能を付加するためもしくはメモリ増設のための親、
子、孫タイプのデジタル信号受渡しシステムを示すもの
である。同図の端末装置１００には外部入力信号録音時
のアナログ／デジタル変換回路のサンプリング周波数で
ある第１のクロックを有し、また端末装置１００からプ
レーヤ１０１へ音声のデジタル信号を転送する高速の第
２のクロックを有する。さらに、プレーヤ１０１は再生
時のデジタル／アナログ変換回路のサンプリング周波数
である第３のクロックを有する。

【０２７１】またプレーヤ１０１は同プレーヤから記憶
回路部へデジタル信号を転送するための高速な第４クロ
ックを有する。なお，端末装置１００とプレーヤ１０１
が接続状態で使用される場合、この第４のクロックは第
２のクロックを用いてもよい。少なくともその場合は第
４のクロックを省くことができる。これらのクロックの
中で録音もしくは再生用の第１と第３のクロックは、そ
れぞれ可変できる。音楽では音声のサンプリング周波数
を高速にでき、より高音質な再生音が期待できる。また
会話ではサンプリング周波数を低速にしてメモリ使用を
節約できる。

【０２７２】例えば同図の利用形態では、親である端末
装置１００から任意の音声ファイルを選択して、子であ
る電子手帳程度の大きさのプレーヤ１０１に情報を転送
する第２のクロックで高速書き込みし、さらに記憶回路
部で孫になる小さなメモリカードもしくはＩＣカードに
高速な第４のクロックで転送記録し、記録した内容を他
のプレーヤ１０１もしくは電子手帳等と共有化できる。

【０２７３】また、製造、ソフトウェア開発メーカ側が
メモリカードもしくはＩＣカードの形で音声情報、処理
プログラム等を提供することも考えられる。さらにプレ
ーヤ１０１に音声信号を文章化する等オプション機能を
付加し、文章を記憶回路部内に記憶する等も可能にな
る。なお、孫のカードは半導体メモリを用いたカードに
限定するものではなく、将来は、超小型の各種光、磁気
ディスク等のメディア使用も考えられる。

【０２７４】なお、この実施例のプレーヤは図１０に示
す記憶回路部が着脱式のものであるが、これに限定され
るものではない。情報を端末装置１００からプレーヤ１
０１に転送する場合には、記憶回路部を装着した状態の
プレーヤを端末装置１００のプレーヤ挿入口６７０１に
実装して、選択した情報をプレーヤに高速転送する。こ
のとき、端末装置１００の操作スイッチ群６７０２の操
作により記憶部３０３に蓄積された情報の中から転送す
べき情報の選択を行なう。再生時は、プレーヤを端末装
置１００から引出し、単独で再生する。また、本実施例
は、街の商店や駅の売店などに据え置くことを目的とし
た比較的大形の実施例を示している。

【０２７５】図６８には、本発明によるディジタル信号
受渡しシステムの他の具体的な一実施例の外観を示す。
図において、図１、図３、図４、図７、図１０、図５９
もしくは図６７と同一部分には同一番号を符すことによ
り詳細な説明は省略する。

【０２７６】４０６はスピーカ、６７０２は記録再生を
行う操作部を示し、端末装置１００自体も録音再生機能
を有する装置を示す。例えば、端末装置１００はＦＭ，
ＡＭ，ＴＶ等ラジオ、光ディスク、磁気ディスク、デジ
タルオーディオテープ、またタイマ予約録音等の機能を
少なくとも有する多機能形音声録音再生装置であり、本
発明のデジタル信号受渡しシステムを付加することによ
り、さらにマルチメディア化を促進拡張できる。

【０２７７】上記端末装置１００の形状は据置きでも可
般形でも、また環境に応じて変形できることは言うまで
もない。また、電話等に本発明のデジタル信号受渡しシ
ステムを導入し、留守番録音機能で多量の情報を入手す
ることもできる。

【０２７８】なお、本実施例は、家庭用の比較的小形な
実施例を示している。

【０２７９】図６９には、本発明によるディジタル信号
受渡しシステムの最も特徴的な具体的実施例の外観を示
す。図において、図１、図３、図４、図７もしくは図１
０と同一部分には同一番号を符すことにより詳細な説明
は省略する。本実施例は、誰にも簡単に操作できること
を実現するため、下記のような特徴を持っている。本実
施例では特に図示していないが、液晶表示装置３０３に
タッチパネルを採用して操作説明および操作スイッチの
機能を同画面に表現すると操作画面の階層化等により操
作スイッチを極力無くしている（後述の確認スイッチの
み）。これにより、利用者に対する使い勝手を大幅に向
上している。更に、端末装置１００のプレーヤ挿入に対
して逆挿入を防止するような機械的加工が施されてい
る。また、利用者の情報の誤選択を防止するために確認
スイッチ６９０１を設けている。上記の試聴機能によ
り、選択した情報を確認したあと、確認スイッチ６９０
１を押し下ることにより瞬時にプレーヤ１０１へ情報を
転送する。また、表示パネル３０３には、通常の操作画
面の他に、端末装置１００がプレーヤ１０１内の電池７
１０の状態をチェックした結果やプレーヤ挿入確認メッ
セージも表示されるようになっている。

【０２８０】更に端末装置１００とプレーヤ１０１とは
ＪＥＩＤＡ規格またはＪＥＩＤＡ規格に準ずるコネクタ
で接続される。

【０２８１】本実施例のプレーヤ１０１は、電源をオン
／オフするスイッチと、上記遅き気／早聴きモードを指
定するスイッチと、ラウドネスモードを指定するスイッ
チ及び再生／停止／一時停止動作を指示する１個の押し
ボタンスイッチが設けられている。

【０２８２】また、本実施例の端末装置１００の液晶表
示装置３０３には文字及びグラフィック画面をモノクロ
表示したが本発明はこれに左右されることなく、静止画
像や動画像を、しかもカラー表示しても 何ら問題は無
い。

【０２８３】図７０には、これまで述べてきたような端
末装置１００とプレーヤ１０１を組合せて、出先から自
宅の留守番電話の内容を瞬時にプレーヤ１０１に転送さ
せ、任意の時間に相手からの用件を聞き取るようにした
概念図が示されている。

【０２８４】従来のアナログ式留守番電話機でも、外出
先の電話機から、プッシュフォン信号を送ることによ
り、メッセージの再生やルームモニタ、巻き戻し、早送
りなどといったリモート操作は可能である。例えば、公
衆電話機から自宅に電話をかけ、応答メッセージが聞え
たら“＊”ボタンを押下し、次にすでに登録してある暗
証番号を押す。暗証番号が一致すると「ピー」と確認音
が鳴るので、次にリモート操作したいコードの“＃”を
押すと、自宅留守番電話機のテープに録音されている相
手方の全用件を、公衆電話機で聞き取ることができる。
同様に暗証番号の次に押下するコード（０〜９の数字と
＊、＃の組合せ）を変えることにより、留守番電話機の
持つ種々のリモート操作が可能になるものである。

【０２８５】前述のように、全ての用件を外出先から聞
き取ろうとすると、テープを再生していると同じ時間だ
け、じっと受話機を耳にあてている必要がある。この
間、次の行動を起せない。広帯域ＩＳＤＮが普及し、大
容量の半導体メモリが安価になって、ディジタル式留守
番電話機が出現してくると、本願のシステムは極めて有
用となる。すなわち、ディジタル信号で記録された複数
の用件も、高速データ通信により、極く短い時間で端末
装置１００（電話機の機能も兼ねる）に転送させること
が出来、さらにそれをカードサイズのプレーヤ１０１に
移すことができるからである。

【０２８６】転送速度は、通常の会話速度の１０００倍
程度まで高められるので、１０分間の用件もわずか０．
６秒程度で転送できてしまう。従来のアナログ式留守番
電話システムのように、１０分間じっと受話機を耳にあ
てている必要は全くない。

【０２８７】図７０の概念図は、空港に設置した端末装
置１００から、自宅の留守番電話機の用件を瞬時にプレ
ーヤ１０１に移し、次の動作、例えばプレーヤ１０１を
上着のポケットに入れて聞けるようにしたものを示して
いる。いわゆる“タイムシフト”の使い方である。

【０２８８】同様に図７１には、最新ニュースや株式市
況等の新鮮な情報を衛星通信を介して、国内外の端末装
置１００を設置してあるホテルで、好きな時間にプレー
ヤ１０１に移し取って聞く概念図が示されている。場所
はホテルに制限されるものではなく、空港、飛行機の
中、レストラン、劇場など端末装置１００の設置されて
いる所ならどこでもかまわない。放送（ブロードキャス
ト）でも受信機さえあれば同様のことが可能であるが、
時間的な制約、すなわち実時間で一方的に情報が送られ
てしまうので（おしきせ）、情報を録音テープ等に蓄積
しておく仕掛けが必要であったり、録音されたものの中
から、欲しい情報を素早く検索することが不可欠であっ
たりして、システムが複雑化する。特にアナログ方式の
放送では、高音質を得ることも難しい。本願では、既存
のディジタルデータ通信回線に接続した端末装置１００
に情報を溜め込み、その中から欲しい情報のみを欲しい
時に、プレーヤ１０１に提供することができる。一度プ
レーヤ１０１に転送された情報は、食事をしながらで
も、ベッドに寝転びながらでも、くり返し聞けることは
言うまでもない。「ヘッドラインニュース」等には特に
有効である。

【０２８９】図７２には、レコード店での端末装置１０
０とプレーヤ１０１の使われ方が示されている。従来、
高品質の音楽ソースを入手する場合、通常はレコード店
からレコード盤やＣＤを購入するか、衛星放送やＦＭ放
送を録音するか、録音済みの音楽テープを購入するかの
いずれかである。前記放送をテープ等に録音する場合
は、比較的安価に目的とする音楽プログラムを入手出来
る特徴はあるものの、欲しい音楽プログラムをいつでも
入手できるとは限らない。他方、レコード盤やＣＤを購
入する場合、使われ方によっては高価につく。最近の音
楽は商品としてのライフサイクルが短くなっており、若
者の中には数日間聞いたら不用としてしまうケースも目
につく。そのために、最近はレンタルショップが急成長
している。ここでの使われ方は、１日あるいは数日間の
契約で、目的の音楽プログラムが書き込まれているＣＤ
を安価に借用し、自宅のアナログ式録音機でダビングし
たのち、返却しているケースが大半である。目的とした
音楽プログラムが不用になれば、録音テープを消去し
て、次の新しい曲を再び録音するといった具合である。
こうした借用、返却の仕組みにおいて、借用はともかく
としても、返却することはかなり面倒くささが伴うとい
う問題がある。そこで、レコード店やレンタルショップ
では、ハードディスクメモリ等のメモリ容量の大きい大
容量ファイルを具備した端末装置１００を設置し、液晶
表示器に表示された販売可能な曲名を選択させ、瞬時に
プレーヤ１０１に目的とする音楽プログラムをダビング
して販売することにすれば、前記返却という問題点が解
消され、ユーザにも使い勝手の面で利益をもたらす。

【０２９０】図７３には、病院におけるサービスの一環
として、正しく新しい医学情報（医学全書にのっている
事柄）を社会に提供し、正確な医学知識を患者に伝えて
節制を促したり、日常生活や予防医学等の指導に役立つ
ことを目的とした一例が示されている。

【０２９１】健康は人間最大の関心事であり、人々は医
学知識についてもより広く、より深く知ることを望んで
いる。ある病気にかかった患者は、それがどんなものな
のか、完治の可能性はあるのか、一体どうしたら良くな
るのか、等々、その病気に関する一般的な情報をいち早
く知りたがるはずである。また同時に、他人に対しては
出来るだけ公表しないで済ませたい気持ちも生じるであ
ろう。医学全書を全てＣＤ−ＲＯＭに書き込んで病名を
パソコンから検索し、その病気に対する情報をＣＲＴ上
に表示するシステムの実現も可能であるが、周囲の人た
ちの目が気にかかり、なかなか使われないことが考えら
れる。また使われたとしても、一度見た程度では忘れて
しまうことも多い。さらにハードコピー（例えばプリン
タ等に）をとるにはコピー時間がかかり過ぎて実用的で
はない、等の問題がある。

【０２９２】本願の端末装置１００とプレーヤ１０１を
使えば、こうした問題点が一気に解決してしまう。ＣＤ
−ＲＯＭに格納したと同じ医学全書を、音声情報の形で
あらかじめ端末装置１００のハードディスクメモリ等の
大容量ファイルに記憶させておく。液晶表示器上に表示
された病名を、タッチキーで選択入力することにより、
それに対応した情報が大容量ファイルから読出されて極
く短時間のうちにプレーヤ１０１に高速転送される。患
者はプレーヤ１０１を端末装置１００から抜き取り、そ
れをポケットに入れて好みの場所で、再生すればよい。
リピート機能を使えば何度でもくり返し聞くこともでき
る。以上のように、本願は個人情報機器として最適なシ
ステムを提供するものである。

【０２９３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ディジタル信号の受け渡しにおいてディジタル
信号供給源と一対一に対応して端末装置としてのプレー
ヤを直接接続し、特定されたディジタル信号をそのまま
受け取り記憶回路に記憶させるとともにプレーヤ単独で
記憶させたディジタル信号の再生を行う。この構成で
は、プレーヤは、ディジタル信号を受け取り、単独でそ
れを再生するものであるので受け渡されたディジタル信
号の価値をそのままで発揮させることができるという効
果が得られる。

【０２９４】（２） 上記（１）により、商品等として
受け渡されるディジタル信号は、その加工、製造や販売
システムの構築が容易に行えるという効果が得られる。

【０２９５】（３） 上記（１）により、受け渡された
ディジタル信号をそのものに商品等としての価値を認め
てそれを単に再生するだけの単純化された機能をプレー
ヤが持つものであるため、プレーヤの構成が簡単でかつ
操作も易しいから誰にでも扱えるという効果が得られ
る。

【０２９６】（４） ディジタル信号の供給元から必要
に応じてディジタル信号を通信回線又は適当な記憶媒体
を介して受け取り記憶する端末装置を設け、これにプレ
ーヤとコネクタを介して接続されて特定されたディジタ
ル信号の受け渡しを行うことにより、商品等としてのデ
ィジタル信号の販売システムを高速にかつ合理的に行う
ことができるという効果が得られる。

【０２９７】（５） 端末装置として、比較的大きな記
憶容量を持つ磁気ディスクメモリ装置をバックアップメ
モリとして用い、受け渡し量の多いディジタル信号又は
時間の経過とともに更新されるディジタル信号は高速ア
クセスが可能な半導体メモリにより構成されるバッファ
メモリに記憶させることにより、効率のよいディジタル
信号の受け渡しが実現できるという効果が得られる。

【０２９８】（６） 端末装置として、マイクロコンピ
ュータ機能を持たせて上記磁気ディスクメモリやバッフ
ァメモリの管理及び通信回線を介した供給元とのディジ
タル信号の授受を行うことの他、プレーヤ内の記憶回路
の記憶エリアの管理をも行うことにより、プレーヤの簡
素化と記憶回路の有効利用が可能になるという効果が得
られる。

【０２９９】（７） 端末装置として、ディジタル信号
の一部部分を一定時間に限ってモニター可能な機能を付
加することにより、目的のディジタル信号の選択ミスを
防いだり、目的のディジタル信号の選択を容易にできる
という効果が得られる。

【０３００】（８） 受け渡されるディジタル信号をデ
ィジタル音声信号として、音声情報に限定することによ
り、プレーヤでの機能を記憶と再生のように単純化でき
るという効果が得られる。

【０３０１】（９） 受け渡されるディジタル信号にＩ
Ｄコードを付加してプレーヤにおける再生条件を自動指
定することにより、情報プログラムに対応した多様なデ
ィジタル信号の受け渡しを行うとともに、その使い勝手
を良くすることができるという効果が得られる。

【０３０２】（１０） プレーヤ本体からカード状の記
憶回路部を着脱可能にすることにより、記憶回路として
各種ＲＡＭやＥＥＰＲＯＭあるいはＲＯＭを利用でき、
機能の多様化が図られるという効果が得られる。

【０３０３】（１１） プレーヤの外部形状及びコネク
タが既存のメモリカードと互換性を持つようにし、内部
の記憶回路を既存のメモリカードと同等に使用可能にで
きるという効果が得られる。

【０３０４】（１２） 上記（１０）及び（１１）によ
り、プレーヤの多機能化や用途の拡大を図ることができ
るという効果が得られる。

【０３０５】（１３） プレーヤにパスワード又はパス
ワードの一致検出信号に従い記憶回路の入力及び／又は
出力動作に機密保護機能を付加することにより、安易な
コピーヤ、盗聴等を防止できるから受け渡されるディジ
タル信号の商品価値を高くすることができるという効果
が得られる。

【０３０６】（１４） プレーヤの記憶回路部の一部と
して薄いカード状の記憶装置を着脱可能にすることによ
り、必要に応じて記憶容量の拡張や、各種ＲＯＭにより
構成されたプログラムの再生も可能になるから多様な機
能が実現できるという効果が得られる。

【０３０７】（１５） 上記機密保護方式として、ディ
ジタル信号の記憶回路のデータ入力及び／又はデータ出
力、あるいはアドレス入力部の少なくとも１ビットのデ
ィジタル信号を反転させ、あるいは他のビットと入替え
を行う構成を採ることより、簡単な構成により機密保護
ができるという効果が得られる。

【０３０８】（１６） プレーヤに複数のディジタル信
号に対応した格納アドレスを含む目次情報を記憶する記
憶領域又は目次記憶回路と、上記格納アドレスによりア
クセスされるデータ領域又はデータ記憶回路とを設ける
ことにより、複数種類の情報としてのディジタル信号を
効率よく記憶回路に格納させることができるという効果
が得られる。

【０３０９】（１７） 上記プレーヤの動作制御を１つ
のキースイッチのオン時間又はオン回数の組み合わせに
より複数種類からなる動作モードの指定を行うようにす
ることより、プレーヤの小型及び薄型化が実現できると
いう効果が得られる。

【０３１０】（１８） ディジタル化された音声信号の
無音期間を検出し、その無音期間において、ディジタル
／アナログ変換回路に入力されるディジタル信号を強制
的に交流的な０レベルに対応した信号に置き換えること
により、無音期間の耳ざわりな量子化雑音を除去するこ
とができるという効果が得られる。

【０３１１】（１９） 無音期間の検出を調整可能にさ
れた正負両極性のそれぞれ無音と見做すレベルに対応し
たディジタル信号と、再生されるディジタル信号との大
小比較を行う一対のコンパレータの出力信号に基づいて
形成することにより、ディジタル信号のプログラムの内
容に応じて正確な無音期間の検出を行うことができると
いう効果が得られる。

【０３１２】（２０） ディジタル化された音声信号の
無音期間を検出して、その間を拡大延長させることによ
り、高音質を維持つつ遅聴きが可能になるという効果が
得られる。

【０３１３】（２１） ディジタル信号が格納された記
憶回路のアドレス更新動作を通常動作に比べて実質的に
遅するいう簡単な構成により、高音質を維持したままで
の遅聴きが実現できるという効果が得られる。

【０３１４】（２２） ディジタル化された音声信号の
無音期間を検出し、その間を短縮することにより、高音
質を維持しつつ早聴きが可能になるという効果が得られ
る。

【０３１５】（２３） ディジタル信号が格納された記
憶回路のアドレス更新動作を通常動作に比べて速くする
という簡単な構成により、高音質を維持したままでの早
聴きが実現できるという効果が得られる。

【０３１６】（２４） ディジタル信号の無音期間を無
音コード情報と無音時間情報とに置き換えることによっ
てデータ圧縮が可能になるとともに、その時間情報に対
応した無音時間を作り出すことの他、簡単な回路の追加
によって上記時間情報を拡大して無音時間を長くして再
生したり又はそれを無視して再生することにより、遅聴
き又は早聴きを行うことができるという効果が得られ
る。

【０３１７】（２５） 無音コードとしてほぼ正の最大
値とほぼ負の最大値に対応した少なくとも２つの連続し
たディジタル信号を組み合わせることにより、ディジタ
ル音声信号と無音コードとの識別が容易に行えるという
効果が得られる。

【０３１８】（２６） 最大無音時間を設定し、遅聴き
動作に伴い拡大された無音期間が上記最大無音時間を超
えないように制限する機能を設けることにより、遅聴き
モードでの再生に要する無駄時間を無くすことができる
という効果が得られる。

【０３１９】（２７） １つ前のサンプリングデータと
入力されたデータとの差分を求め、差分が圧縮される符
号の最大値より大きい場合には最大値を出力し、小さい
場合には減算結果を出力させて圧縮されたデータを出力
してデータ圧縮を行う。この方式では、音響信号等のよ
うに振幅や周波数分布は時間とともに比較的穏やかなデ
ータにおいては、減算や加算といった簡単な構成により
忠実度の高いデータ圧縮を行うことができるという効果
が得られる。

【０３２０】（２８） 上記（２７）により、データ圧
縮及び伸長回路が減算器や加算器、レジスタやコンパレ
ータといった簡単な回路により実現でき、その消費電力
も小さく抑えることができるという効果が得られる。

【０３２１】（２９） 上記のようなデータ変換方式及
び回路を用いることにより、記憶回路に記憶された音響
信号を再生するプレーヤの小型軽量化が実現できるとい
う効果が得られる。

【０３２２】（３０） ディジタル入力信号を記憶回路
に記憶させ、基準時間パルスを受けディジタル入力信号
の最大値に対応した計数動作を行うカウンタ回路の出力
と上記記憶されたディジタル信号とをコンパレータ比較
してパルス幅変調信号を形成する動作をリピートカウン
タにより複数回に繰り返させることにより、高音質のア
ナログ信号を得ることができるという効果が得られる。

【０３２３】（３１） ディジタル信号の最大値に対応
した一定の周期により供給されるディジタル信号をダウ
ンカウンタに入力して、基準時間パルスを形成させると
いう簡単な回路により、上記ディジタル信号に対応した
パルス幅変調信号を得ることができるという効果が得ら
れる。

【０３２４】（３２） 上記ディジタル信号の最大値に
対応した一定の周期を、上記基準時間パルスを受けてデ
ィジタル入力信号に対応した計数動作を行うアップカウ
ンタ回路により形成することにより、簡単な構成でアド
レス変換動作に対応したディジタル信号を入力させるこ
とができるという効果が得られる。

【０３２５】（３３） 上記再生機構付きメモリカード
を構成する機能のうち、記憶回路を除くディジタル／ア
ナログ変換回路、ローパスフィルタ、増幅回路、制御回
路などを１チップ集積回路化することにより、極めて小
形で、消費電力の極端に小さい装とを提供できる。又、
量産が容易に行なえるようになりコストも下げられる。
（３４） 上記再生機能付きメモリカードにおいて、記
憶回路を自己診断して欠陥ビットをスキップする機能を
設けることにより、従来検査で捨てられている不良メモ
リチップを使用することができ、極めて安価な装置を提
供できる。

【０３２６】（３５） 上記プレーヤをＪＥＩＤＡ規格
に適合させることにより、既存のメモリカードとの互換
性を確保できる。

【０３２７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ディ
ジタル信号受け渡しシステムでは、ディジタル信号を１
つの商品として販売するもの他、証券会社や金融保険会
社等のサービスの１つ等として、プレーヤを指示する特
定の者に対して無償により提供されるものであってもよ
い。あるいは、ディジタル信号の全体を一括契約によ
り、定期的にあるいは任意に必要な情報の受け渡しに利
用されるものであってもよい。また、ディジタル信号
は、語学学習や各種受験用の暗記に必要なデータ等のよ
うに音声信号により伝達可能なものであれば何であって
もよい。

【０３２８】更には、上記のようなディジタル信号受け
渡しシステムにより、活字を用いた従来の新聞、週刊誌
等に代えて、ディジタル音声信号を用いて各種情報、娯
楽を提供するといったようなタイムリーで極めて効率の
よい近未来的なメディアを構築することも可能である。

【０３２９】プレーヤには、拡張用のＲＯＭカード又は
ＲＡＭカードが接続可能なコネタクを設ける構成として
もよい。この場合、プレーヤ自体の厚みが厚くなるのを
防ぐために、上記ＲＯＭカードやＲＡＭカードは、メモ
リチップが内蔵された薄いプラスティックカード等から
構成されることが望ましい。ＲＯＭカードは、音楽プロ
グラムや語学学習等に便利なものとなる。上記ＲＡＭカ
ードは、記憶回路容量の拡張に有効な手段となる。例え
ば、演奏時間の長い音楽プログラム等を受け取るときに
上記ＲＡＭカードが有効となる。

【０３３０】ディジタル信号受け渡しシステムに用いら
れる端末装置、プレーヤの構成、機能等は種々の実施形
態を採ることができるものである。プレーヤに内蔵され
る記憶回路は、前記疑似スタティック型ＲＡＭの他、ス
タティック型ＲＡＭを用いるものや、ダイナミック型Ｒ
ＡＭと自動リフレッシュ回路から構成したもの、さらに
は記憶保持のために電池が不用なフラッシュメモリ（Ｅ
ＥＰＲＯＭ）や各種ＲＯＭ等でもよいし、書換え可能な
小型で薄型の光ディスクメモリを用いるものであっても
よい。

【０３３１】ディジタル信号は、前記のような音声信号
の他に、文字情報や画像情報あるいは音声信号と文字又
は画像情報とが組み合わせたものであってもよい。この
ように文字情報や音声情報を再生するためには表示装置
が必要になる。表示装置としては、特に制限されない
が、薄型で小型軽量化が可能な液晶表示装置を用いるよ
うにすればよい。

【０３３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ディジタル信号の受け渡し
においてディジタル信号供給源と端末装置としてのプレ
ーヤを直接接続し、特定されたディジタル信号を受け取
り記憶回路に記憶させるとともにプレーヤ単独で記憶さ
せたディジタル信号の再生を行う。このシステムでは、
プレーヤがディジタル信号の形態のままで受け取り、単
独で再生するものであるので、受け渡されたディジタル
信号の価値をそのままで発揮させることできる。そし
て、受け渡しはディジタル信号の形態のままでよいから
その加工、製造や販売システムの構築が容易に行えると
ともに、プレーヤの構成が簡単でかつ操作も易しいから
誰にでも扱えるものとなる。また、ディジタル化された
音声信号の無音期間を検出し、その無音期間を拡大させ
り短縮させることにより、高音質を維持しつつ遅聴き再
生や早聴き再生が実現できる。音響信号等のように振幅
や周波数分布が時間とともに比較的穏やかなデータにお
いては、忠実度の高いデータ圧縮および伸長処理を減算
器や加算器、レジスタやコンパレータといった簡単な回
路により実現できる。しかも、ディジタル入力信号に対
応したパルス幅の信号を、１回の信号変換期間において
複数回繰返して行うようにすることにより、平滑したと
きのリップルを大幅に減少できるから高品質のアナログ
信号を得ることができる。また、プレーヤを１チップ集
積回路化することにより極めて小形で消費電力の極端に
少ない装置を実現し、量産が容易となるためコストも下
げられ、自己診断機能により不良メモリチップが使用可
能になり、極めて安価な装置を提供できる。

【図面の簡単な説明】

【図１】この発明に係るディジタル信号受け渡しシステ
ムの一実施例を示す要部ブロック図である。

【図２】図１の端末装置の入力部のブロック図である。

【図３】図１の端末装置の記憶部のブロック図である。

【図４】図１の端末装置の出力部のブロック図である。

【図５】プレーヤのデータ入力部の要部ブロック図であ
る。

【図６】図１の端末装置のデータ出力部の要部ブロック
図である。

【図７】この発明に係るディジタル信号受け渡しシステ
ムに用いられるプレーヤの一実施例を示すブロック図で
ある。

【図８】上記プレーヤを構成する実装基板の一実施例を
示す平面図である。

【図９】ケースに治められる状態の実装基板の一実施例
を示す側面図である。

【図１０】プレーヤの他の一実施例を示す平面図であ
る。

【図１１】図１０のプレーヤ本体と記憶回路部の一実施
例を示すブロック図である。

【図１２】プレーヤの電源供給方式の一実施例を示すブ
ロック図である。

【図１３】端末装置からプレーヤに転送されるディジタ
ル信号の一実施例の示す構成図である。

【図１４】図１３のＩＤコードが挿入されるディジタル
信号に対応したプレーヤの一実施例を示すブロック図で
ある。

【図１５】この発明に係る量子化雑音除去回路の一実施
例を示す回路図である。

【図１６】図１５の量子化雑音除去回路の動作の一例を
説明するための波形図である。

【図１７】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の一実施例を示す回路図であ
る。

【図１８】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の他の一実施例を示す回路図
である。

【図１９】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の他の一実施例を示す回路図
である。

【図２０】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の他の一実施例を示す回路図
である。

【図２１】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の更に他の一実施例を示す回
路図である。

【図２２】図２１の機密保護回路に用いられる並べ換え
回路の一実施例を示す具体的回路図である。

【図２３】この発明に係るディジタル信号販売システム
に用いられるコピー防止に適した機密保護回路の一実施
例を示す回路図である。

【図２４】この発明に係るディジタル信号販売システム
に用いられるコピー防止に適した機密保護回路の他の一
実施例を示す回路図である。

【図２５】この発明に係るディジタル信号販売システム
に用いられるコピー防止に適した機密保護回路の更に他
の一実施例を示す回路図である。

【図２６】この発明に係るディジタル信号販売システム
に用いられるコピー防止に適した機密保護回路の更に他
の一実施例を示す回路図である。

【図２７】図２６の機密保護回路に用いられる並べ換え
回路の一実施例を示す具体的回路図である。

【図２８】この発明に係るディジタル信号販売システム
に用いられるコピー防止に適した機密保護回路の更に他
の一実施例を示す回路図である。

【図２９】図２８の機密保護回路に用いられる並べ換え
回路の一実施例を示す具体的回路図である。

【図３０】この発明に係る早聴きと遅聴き再生を実現し
たディジタル音声信号処理回路の一実施例を示すブロッ
ク図である。

【図３１】この発明に係る早聴き回路の具体的一実施例
を示すブロック図である。

【図３２】この発明に係る遅聴き回路の具体的一実施例
を示すブロック図である。

【図３３】図３１の早聴き回路に対応した動作波形図で
ある。

【図３４】図３２の遅聴き回路に対応した動作波形図で
ある。

【図３５】この発明に係る早聴き回路の他の一実施例を
示すブロック図である。

【図３６】この発明に係る遅聴き回路の他の一実施例を
示すブロック図である。

【図３７】この発明に係る遅聴き回路の具体的他の一実
施例を示すブロック図である。

【図３８】図３７に示した遅聴き回路の動作の一例を説
明するための動作概念図である。

【図３９】図３７に示した遅聴き回路の動作の他の一例
を説明するための動作概念図である。

【図４０】図３７に示した遅聴き回路の動作の更に他の
一例を説明するための動作概念図である。

【図４１】この発明に係る早聴きと遅聴き動作の他の一
実施例を説明するため波形図である。

【図４２】図４１の無音信号ＭＫの一実施例を示すビッ
トパターン図である。

【図４３】データ圧縮が行われたディジタル信号に対す
る早聴き／遅聴きモードを含むディジタル信号再生回路
の一実施例を示すブロック図である。

【図４４】この発明に係るデータ変換方式により構成さ
れたデータ変換回路の一実施例を示すブロック図であ
る。

【図４５】図４４のデータ圧縮動作を伴うアナログ／デ
ィジタル変換動作の一例を説明するための波形図であ
る。

【図４６】この発明に係るデータ変換方式により構成さ
れたデータ変換回路の他の一実施例を示すブロック図で
ある。

【図４７】この発明に係るディジタル／アナログ変換回
路の一実施例を示すブロック図である。

【図４８】図４７のディジタル／アナログ変換回路の動
作の一例を示す波形図である。

【図４９】この発明に係るディジタル／アナログ変換回
路の他の一実施例を示すブロック図である。

【図５０】この発明に係るディジタル／アナログ変換回
路の更に他の一実施例を示すブロック図である。

【図５１】ディジタル信号受け渡しシステムに用いられ
るプレーヤのスイッチ入力回路の一実施例を示す基本的
ブロック図である。

【図５２】動作状態制御回路の具体的構成の一実施例を
示すブロックである。

【図５３】図５２の実施例の動作モードを説明するため
の概念図である。

【図５４】動作状態制御回路の具体的構成の他の一実施
例を示すブロックである。

【図５５】図５４の実施例の動作モードを説明するため
の概念図である。

【図５６】プレーヤに搭載される記憶回路の記憶領域管
理方式の一実施例を示すブロック図である。

【図５７】プレーヤに内蔵される記憶回路の記憶領域管
理方式の一実施例の概念図である。

【図５８】プレーヤに内蔵される記憶回路の記憶領域管
理方式の他の一実施例の概念図である。

【図５９】図５８の目次機能を付加した場合のプレーヤ
の一実施例を示す要部ブロック図である。

【図６０】図７と同様のプレーヤの一実施例を示すブロ
ック構成である。

【図６１】図６０の実施例において記憶回路を拡張する
場合の一実施例を示すブロック図である。

【図６２】自己診断回路の一実施例を示す要部ブロック
構成である。

【図６３】ＪＥＩＤＡ規格によるメモリカードのタイプ
Iの外形図である。

【図６４】ＪＥＩＤＡ規格によるメモリカードのタイプ
IIの外形図である。

【図６５】ＪＥＩＤＡ規格によるメモリカードのピン配
置を示す表である。

【図６６】ＪＥＩＤＡ規格によるメモリカードの信号特
性を示す表である。

【図６７】この発明に係るディジタル信号受け渡しシス
テムの具体的な一実施例の外観を示す図である。

【図６８】この発明に係るディジタル信号受け渡しシス
テムの他の具体的な一実施例の外観を示す図である。

【図６９】この発明に係るディジタル信号受け渡しシス
テムの更に他の具体的な一実施例の外観を示す図であ
る。

【図７０】この発明に係るディジタル信号受け渡しシス
テムの具体的な応用例を示す図である。

【図７１】この発明に係るディジタル信号受け渡しシス
テムの他の具体的な応用例を示す図である。

【図７２】この発明に係るディジタル信号受け渡しシス
テムの更に他の具体的な応用例を示す図である。

【図７３】この発明に係るディジタル信号受け渡しシス
テムの更に他の具体的な応用例を示す図である。

【符号の説明】

１００…端末装置、１０１…再生機能付きメモリカード
（プレーヤ）、１０２…入力部、１０３…記憶部、１０
４…出力部、１０５…ＶＭＥバス、２０１…Ｂ−ＩＳＤ
Ｎ対応ネットワークインタフェース、２０２ａ，２０２
ｂ…ローパスフィルタ、２０３…マルチプレクサ、２０
４…サンプルホールド回路、２０５…アナログ／ディジ
タル変換回路、２０６…入力部制御回路、２０７…ディ
ジタル入力インタフェース、３０１…ハードディスク、
３０２…ハードディスク制御回路、３０３…液晶表示装
置、３０４…ＬＣＤ制御回路、３０５…ＶＭＥインタフ
ェース、３０６…マイクロプロセッサ、３０７…リード
・オンリ・メモリ（ＲＯＭ）、３０８…ランダム・アク
セス・メモリ（ＲＡＭ）、３０９…内部バス、４０１…
出力インタフェース、４０２…再生機能付きメモリカー
ド制御回路、４０３…バッファメモリ、４０４…モニタ
制御回路、４０５…モニタ、４０６…スピーカ、４０７
…電源回路、５０１…入力バッファ、５０２…フォトセ
ンサ、５０３…Ｉ−Ｖアンプ、５０４…シリアル／パラ
レル変換回路、５０５…ＰＬＬ発振回路、５０６…分周
回路、５０７…マルチプレクサ、５０８…モードスイッ
チ、６０１…出力バッファ、６０２…パラレル／シリア
ル変換回路、６０３…スタートビット付加回路、６０４
…Ｖ−Ｉアンプ、６０５…レーザダイオード、７０１…
記憶回路、７０２…マルチプレクサ、７０３…アドレス
カウンタ、７０４…制御回路、７０５…パラレル／シリ
アル変換回路、７０６…ローパスフィルタ、７０７…デ
ィジタル／アナログ変換回路、７０８…増幅回路、７０
９…大規模集積回路（ゲートアレイ）、７１０…電源回
路、７１１…イヤホンジャック、８０１ａ〜８０１ｈ…
４Ｍｂ擬似ＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）、８０２…メモリ基板、８０３…フレキシ
ブル配線基板、８０４…コネクタ、８０５…増幅回路素
子、８０６…増幅回路素子、８０７…コントロール基
板、８０８ａ〜８０８ｄ…ボタン電池、１００１…記憶
回路部、１００２…記憶回路部コネクタ、１１０１…制
御回路、１１０２…記憶回路、１１０３…記憶回路部コ
ネクタ、１１０４…マルチプレクサ、１１０５…マルチ
プレクサ、１１０６…アドレスカウンタ、１２０１…ダ
イオード、１２０２…ダイオード、１２０３…電池、１
２０４…電池、１２０５…電池、１２０６…スイッチ、
１２０７…スイッチ、１３００…ビット０（Ｄ０）、１
３０１…ビット１（Ｄ１）、１３０２…ビット２（Ｄ
２）、１３０３…ビット３（Ｄ３）、１３０４…ビット
４（Ｄ４）、１３０５…ビット５（Ｄ５）、１３０６…
ビット６（Ｄ６）、１３０７…ビット７（Ｄ７）、１３
０８…ＩＤコード、１３０９…データ、１４０１…レジ
スタ、１４０２…発振回路、１４０３…クロックパルス
発生回路、１４０４…マルチプレクサ、１４０５…ビッ
ト長変換回路、１５００…量子化雑音除去回路、１５０
１…コンパレータ、１５０２…論理積回路、１５０３…
カウンタ、１５０４…コンパレータ、１５０５…論理否
定回路、１５０７…レベル判定回路、１５０８…タイマ
回路、１５０９…コンパレータ、１５１０，１５１１〜
１５１ｎ…論理積回路、１６００ａ…処理前の信号、１
６００ｂ…処理後の信号、１７００，１７０１〜１７０
ｎ…排他的論理和回路、１８００，１８０１〜１８０ｎ
…排他的論理和回路、１９００，１９０１〜１９０ｍ…
排他的論理和回路、２０００〜２００ｎ…排他的論理和
回路、２０１０〜２０１ｎ…排他的論理和回路、２１０
１…並べ換え回路、２２０１…切換回路、２２０２…デ
コーダ、２２０３…マルチプレクサ、２２０４…乱数回
路、２３０００，２３００１〜２３００ｎ…バッファ回
路、２３０１…論理積回路、２３０２…論理否定回路、
２４０００，２４００１〜２４００ｎ…バッファ回路、
２４０１０，２４０１１〜２４０１ｎ…論理積回路、２
４０２…論理否定回路、２５０００〜２５００ｍ…論理
積回路、２５０１…論理否定回路、２８０１…並べ換え
回路、２９０１…切換回路、２９０２…デコーダ、２９
０３…マルチプレクサ、２９０４…乱数回路、３００１
…ヘッドホン、３００２…無音期間検出回路、３００３
…早聴き／遅聴き回路，３１０１…マルチプレクサ、３
１０２…論理否定回路、３１０３…論理積回路、３２０
１…フリップフロップ回路、３２０２…無音期間カウン
タ、３２０３…コンパレータ、３２０４…Ｎカウンタ、
３２０５…カウンタ、３２０６…論理積回路、３２０７
…論理否定回路、３２０８…論理積回路、３２０９…論
理否定回路、３２１０…論理積回路、３２１１…論理積
回路、３３０１…原信号、３３０２…処理信号、３３０
３…無音期間、３３０４…無音期間、３４０１…処理信
号、３４０２…無音期間、３４０３…無音期間、３５０
１…加算回路、３５０２…レジスタ、３５０３…アドレ
スカウンタ、３５０４…マルチプレクサ、３５０５…論
理積回路、３５０６…論理否定回路、３６０１…マルチ
プレクサ、３６０２…論理積回路、３６０３…論理否定
回路、３７０１…論理和回路、３７０２…延長用カウン
タ、３７０３…乗算回路、３７０４…コンパレータ、３
７０５…マルチプレクサ、３７０６…コンパレータ、３
７０７…コンパレータ、３７０８…論理積回路、３７０
９…論理否定回路、３７１０…論理積回路、３７１１…
論理積回路、３７１２…論理積回路、３７１３…論理否
定回路、３７１４…フリップフロップ回路、３８０１…
処理前の信号、３８０２…処理後の信号、３９０１…処
理前の信号、３９０２…処理後の信号、４００１…処理
前の信号、４００２…処理後の信号、４１０１…処理信
号、４１０２…無音信号、４２０１…８ビット２の補数
コードの最大値、４２０２…８ビット２の補数コードの
最小値、４２０３…無音マーク、４２０４…無音期間情
報、４３０１ａ〜４３０１ｄ…シフトレジスタ、４３０
２ａ〜４３０２ｄ…Ｄ型フリップフロップ回路、４３０
３…マーク検出回路、４３０４…コンパレータ、４３０
５…無音カウンタ、４３０６…繰返しカウンタ、４３０
７…コンパレータ、４３０８，４３０９…フリップフロ
ップ回路、４３１０〜４３１２…論理積回路、４３１
３，４３１４…論理否定回路、４３１５…論理和回路、
４４０１…アナログ／ディジタル変換回路、４４０２…
減算回路、４４０３…コンパレータ、４４０４…セレク
タ、４４０５…加算回路、４４０６…レジスタ、４４０
７…基準データ、４４０８…記憶回路、４５０１…アナ
ログ信号、４５０２…圧縮後のディジタル信号、４６０
１…記憶回路、４６０２…加算回路、４６０３…レジス
タ、４６０４…ディジタル／アナログ変換回路、４７０
１…レジスタ、４７０２…コンパレータ、４７０３…カ
ウンタ、４７０４…リピートカウンタ、４７０５…制御
回路、４７０６…抵抗、４７０７…キャパシタ、４７０
８…ローパスフィルタ、４９０１…ダウンカウンタ、４
９０２…フリップフロップ回路、４９０３…抵抗、４９
０４…キャパシタ、４９０５…ローパスフィルタ、５０
０１…ダウンカウンタ、５００２…アップカウンタ、５
００３…フリップフロップ回路、５００４…制御回路、
５００５…論理否定回路、５００６…論理積回路、５０
０７…ローパスフィルタ、５１０１…スイッチ、５１０
２…動作状態制御回路、５１０３−１〜５１０３−ｎ…
動作状態１〜ｎ、５２０１−１…状態Ａ、５２０１−２
…状態Ｂ、５２０１−３…状態Ｃ、５３０１ａ…状態
Ａ、５３０１ｂ…状態Ａ、５３０１ｃ…状態Ｂ、５３０
１ｄ…状態Ａ、５３０１ｅ…状態Ｃ、５３０２…停止状
態、５３０３…再生状態、５３０４…時間判定状態、５
３０５…一時停止状態、５４０１−１…状態Ａ、５４０
１−２…状態Ｂ、５５０１ａ…状態Ａ、５５０１ｂ…状
態Ａ、５５０１ｃ…状態Ａ、５５０１ｄ…状態Ｂ、５５
０１ｅ…状態Ｂ、５６０１…ブロックアドレス記憶回
路、５６０２…ブロックアドレス用アドレスカウンタ、
５６０３…デコーダ回路、５６０４…表示器、５６０５
…チャッタキラー回路、５６０６…論理和回路、５６０
７…スイッチ、５６０８…遅延回路、５６０９…論理和
回路、５６１０…データ記憶回路、５６１１…データ用
アドレスカウンタ、５６１２…論理否定回路、５７０１
ａ…目次１、５７０１ｄ…データ１、５７０１ｅ…エン
ドマーク１、５７０１ｉ…ＩＤコード１、５７０２ａ…
目次２、５７０２ｄ…データ２、５７０２ｅ…エンドマ
ーク２、５７０２ｉ…ＩＤコード２、５７０３ａ…目次
３、５７０３ｄ…データ３、５７０３ｅ…エンドマーク
３、５７０３ｉ…ＩＤコード３、５７０４ａ…目次４、
５７０４ｄ…データ４、５７０４ｅ…エンドマーク４、
５７０４ｉ…ＩＤコード４、５８０１…目次記憶回路、
５８０２…データ記憶回路、５９０１…目次アドレスカ
ウンタ、５９０２…データアドレスカウンタ、５９０３
…レジスタ、５９０４…レジスタ、５９０５…コンパレ
ータ、５９０６…制御回路、５９０７…スイッチ、５９
０８…スイッチ、５９０９…目次レジスタ、５９１０…
液晶表示器、６００１…１チップ集積回路、６１０１…
拡張アドレスカウンタ、６１０２…拡張マルチプレク
サ、６１０３…アドレス拡張回路、６１０４…拡張記憶
回路、６２０１…カウンタ、６２０２…マルチプレク
サ、６２０３…コンパレータ、６２０４…バッファ回
路、６２０５…否定的論理和回路、６２０６…遅延回
路、６２０７…ファーストイン・ファーストアウト・メ
モリ、６２１０…論理積回路、６２１１…論理積回路、
６２１２…論理積回路、６２１３…論理和回路、６２１
４…論理和回路、６２１５…論理和回路、６２１６…論
理否定回路、６７０１…プレーヤ挿入口、６７０１…操
作スイッチ群、６９０１…確認スイッチ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１０Ｌ 9/18 Ｊ 8946−5Ｈ (72)発明者 永田 穰 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大林 秀仁 茨城県勝田市市毛882番地 株式会社日立 製作所計測器事業部内 (72)発明者 堀越 彌 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大竹 正利 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 岸田 浩 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 敏夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 織田 勇 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 勝朗 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小澤 直樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 近藤 和弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増原 利明 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 浅井 彰二郎 埼玉県比企郡鳩山町赤沼2520番地 株式会 社日立製作所基礎研究所内

Claims (44)

【特許請求の範囲】
1. 【請求項１】ディジタル信号供給源と、ディジタル信号
   の受け渡しにおいて上記ディジタル信号供給源と接続さ
   れ、かつ特定されたディジタル信号で受け取り記憶回路
   に記憶し、単独で記憶されたディジタル信号の再生を行
   う再生機能付きメモリカードとを備えてなることを特徴
   とするディジタル信号受け渡しシステム。
2. 【請求項２】上記ディジタル信号受け渡しシステムにお
   いて、少なくとも処理する信号よりも速い速度で、上記
   ディジタル信号供給源と上記再生機能付きメモリカード
   との間でディジタル信号の受け渡しを行うことを特徴と
   する請求項１のディジタル信号受け渡しシステム。
3. 【請求項３】上記ディジタル信号供給源と、ディジタル
   信号の受け渡しにおいて上記ディジタル信号供給源と接
   続され、かつ特定されたディジタル信号で受け取り記憶
   回路に記憶し、単独で記憶されたディジタル信号の再生
   を行う再生機能付きメモリカードとを備えたディジタル
   信号受け渡しシステムにおいて、上記ディジタル信号供
   給源が、ディジタル信号の供給元と、この供給元から必
   要に応じてディジタル信号を通信回線又は適当な記憶媒
   体を介して受け取り記憶するとともに、上記再生機能付
   きメモリカードとコネクタを介して接続されて特定され
   たディジタル信号の受け渡しを行う端末装置とからなる
   ものであることを特徴とする請求項１のディジタル信号
   受け渡しシステム。
4. 【請求項４】上記端末装置の記憶容量は、再生機能付き
   メモリカード上の記憶回路の記憶容量に比べて同一もし
   くはそれ以上の記憶容量であることを特徴とする請求項
   ３のディジタル信号受け渡しシステム。
5. 【請求項５】上記端末装置は、比較的大きな記憶容量を
   持つ磁気ディスクメモリ装置をバックアップメモリとし
   て用い、再生機能付きメモリカードとの間で受け渡し量
   の多いディジタル信号又は時間の経過とともに更新され
   るディジタル信号を高速アクセスが可能な半導体メモリ
   により構成されたバッファメモリに記憶させるものであ
   ることを特徴とする請求項３のディジタル信号受け渡し
   システム。
6. 【請求項６】上記端末装置は、マイクロコンピュータ機
   能を持ち、上記磁気ディスクメモリやバッファメモリの
   管理及び通信回線を介して供給元とのディジタル信号の
   授受を行うことの他、接続された状態の再生機能付きメ
   モリカード内における記憶回路に対する記憶エリアの管
   理も行うものであることを特徴とする請求項３、請求項
   ４又は請求項５のディジタル信号受け渡しシステム。
7. 【請求項７】上記端末装置は、指定されたディジタル信
   号の一部分を一定時間に限り再生して出力させる機能を
   持つものであることを特徴とする請求項３、のディジタ
   ル信号受け渡しシステム。
8. 【請求項８】ディジタル信号供給源と、ディジタル信号
   の受け渡しにおいて上記ディジタル信号供給源と接続さ
   れ、かつ特定されたディジタル信号で受け取り記憶回路
   に記憶し、単独で記憶されたディジタル信号の再生を行
   う再生機能付きメモリカードとを備えたディジタル信号
   受け渡しシステムにおいて、上記再生機能付きメモリカ
   ードは二次電池を内蔵し、上記端末装置と接続されたと
   き端末装置側の電源により上記二次電池に対して充電動
   作も行われるものであることを特徴とする再生機能付き
   メモリカード。
9. 【請求項９】上記再生機能付きメモリカードは記憶回路
   から読み出されたディジタル音声信号をアナログ音声信
   号に変換して出力させる再生出力回路を備えるものであ
   ることを特徴とする請求項８の再生機能付きメモリカー
   ド。
10. 【請求項１０】上記再生機能付きメモリカードは、薄い
    カード状の記憶媒体とに分離または脱着されるものであ
    ることを特徴とする請求項９の再生機能付きメモリカー
    ド。
11. 【請求項１１】上記再生機能付きメモリカードはＩＤコ
    ードを持ちそのＩＤコードの内容に従い再生条件が自動
    指定されるものであることを特徴とする請求項９の再生
    機能付きメモリカード。
12. 【請求項１２】上記再生条件は、ステレオ／モノラル再
    生、８ビットと１６ビットからなる分解能、サンプリン
    グ周波数のうち少なくとも１つを含むものであることを
    特徴とする請求項１１の再生機能付きメモリカード。
13. 【請求項１３】ディジタル信号供給源と、ディジタル信
    号の受け渡しにおいて上記ディジタル信号供給源と接続
    され、かつ特定されたディジタル信号で受け取り記憶回
    路に記憶し、単独で記憶されたディジタル信号の再生を
    行う再生機能付きメモリカードとを備えたディジタル信
    号受け渡しシステムにおいて、上記再生機能付きメモリ
    カードは、上記ディジタル信号を記憶制御する記憶回路
    と外部からの信号の受渡し用コネクタと再生を制御する
    操作部を持つことを特徴とする再生機能付きメモリカー
    ド。
14. 【請求項１４】上記受渡し用コネクタにが、ＪＥＩＤＡ
    規格またはＪＥＩＤＡ規格に準ずるコネクタである請求
    項１３の再生機能付きメモリカード。
15. 【請求項１５】ディジタル信号供給源と、ディジタル信
    号の受け渡しにおいて上記ディジタル信号供給源と接続
    され、かつ特定されたディジタル信号で受け取り記憶回
    路に記憶し、単独で記憶されたディジタル信号の再生を
    行う再生機能付きメモリカードとを備えたディジタル信
    号受け渡しシステムにおいて、上記記憶回路は、パスワ
    ード又はパスワードの一致検出信号に従い上記記憶回路
    の入力及び／又は出力部の少なくとも１ビットのディジ
    タル信号を反転させ、あるいは他のビットと入替えを行
    い使用者に対して正しいディジタル信号を再生しないよ
    うな機密保護機能を持つものであることを特徴とする記
    憶回路。
16. 【請求項１６】上記記憶回路は、パスワード又はパスワ
    ードの一致検出信号に従い記憶回路のアドレス入力部の
    少なくとも１ビットのディジタル信号を反転させ、ある
    いは他のビットと入替えを行い使用者に対して正しいデ
    ィジタル信号を再生しないような機密保護機能を持つも
    のであることを特徴とする請求項１５の記憶回路。
17. 【請求項１７】上記記憶回路は、パスワード又はパスワ
    ードの一致検出信号に従い上記記憶回路の出力部の少な
    くとも１ビットのディジタル信号を無効にして、あるい
    は他のビットと入替えを行い上記再生機能付きメモリカ
    ードから外部に正しいディジタル信号を読み出せないよ
    うにした機密保護機能を持つものであることを特徴とす
    る請求項１５の記憶回路。
18. 【請求項１８】上記記憶回路は、パスワード又はパスワ
    ードの一致検出信号に従い上記記憶回路のアドレス入力
    部の少なくとも１ビットのディジタル信号を無効にし
    て、あるいは他のビットと入替えを行い上記再生機能付
    きメモリカードから外部に正しいディジタル信号を読み
    出せないようにした機密保護機能を持つものであること
    を特徴とする請求項１５の記憶回路。
19. 【請求項１９】上記記憶回路を任意の記憶容量に分割し
    て，複数の異なった情報を記憶し、再生時には使用者が
    記憶した情報の中から任意の情報を選択できるようにし
    たことを特徴とする請求項１５の記憶回路。
20. 【請求項２０】上記記憶回路は、複数のディジタル信号
    に対応した格納アドレスを含む目次情報を記憶する記憶
    領域又は目次記憶回路と、上記格納アドレスによりアク
    セスされるデータ領域又はデータ記憶回路とを備えてな
    ることを特徴とする請求項１５の記憶回路。
21. 【請求項２１】上記操作部は、１つのキースイッチのオ
    ン時間又はオン回数により、複数種類からなる動作モー
    ドの指定が行われるものであることを特徴とする請求項
    １３の再生機能付きメモリカード。
22. 【請求項２２】ディジタル信号供給源と、ディジタル信
    号の受け渡しにおいて上記ディジタル信号供給源と接続
    され、かつ特定されたディジタル信号で受け取り記憶回
    路に記憶し、単独で記憶されたディジタル信号の再生を
    行う再生機能付きメモリカードとを備えてなるディジタ
    ル信号受け渡しシステムにおいて、上記ディジタル信号
    の元の情報量に対して情報量を圧縮または伸長する手段
    と雑音を除去する雑音除去手段とを設けたこてとを特徴
    とするディジタル信号受け渡しシステム。
23. 【請求項２３】上記雑音除去手段は、ディジタル化され
    た音声信号の無音期間を検出する手段とその無音期間に
    おいてディジタル／アナログ変換回路に入力されるディ
    ジタル信号を強制的に交流的な０レベルに対応した信号
    に置き換える手段から成ることを特徴とする請求項２２
    のディジタル信号受け渡しシステム。
24. 【請求項２４】上記雑音除去手段は上記無音期間が、正
    負両極性のそれぞれ無音と見做す所定のレベルとディジ
    タル信号とを比較する比較手段と上記比較結果に基づい
    て所定のレベル以内の時に所定期間無音状態であること
    を特徴とする請求項２２のディジタル信号受け渡しシス
    テム。
25. 【請求項２５】上記伸長する手段がディジタル化された
    音声信号の無音期間を検出し、その無音期間を拡大する
    手段により遅聴き再生を行うことを特徴とする請求項２
    ２のディジタル信号受け渡しシステム。
26. 【請求項２６】上記無音期間を拡大させる手段は、ディ
    ジタル信号が格納されたメモリ回路のアドレス更新動作
    を通常動作に比べて実質的に遅することにより行うもの
    であることを特徴とする請求項２５のディジタル信号受
    け渡しシステム。
27. 【請求項２７】上記圧縮する手段がディジタル化された
    音声信号の無音期間を検出し、その無音期間を短縮させ
    て早聴き再生を行うことを特徴とする請求項２２のディ
    ジタル信号受け渡しシステム。
28. 【請求項２８】上記無音期間を短縮させる手段は、ディ
    ジタル信号が格納されたメモリ回路のアドレス更新動作
    を通常動作に比べて速くすることにより行うものである
    ことを特徴とする請求項２７のディジタル信号受け渡し
    システム。
29. 【請求項２９】上記圧縮する手段が上記ディジタル信号
    の１つ前のサンプリングデータと入力されたデータとの
    差分を求める手段とその結果が圧縮される符号の最大値
    より大きい場合には圧縮されるデータの最大値を出力す
    る手段と小さい場合には上記圧縮されるデータにより減
    算結果を出力させる手段から成ることを特徴とする請求
    項２２のディジタル信号受け渡しシステム。
30. 【請求項３０】上記伸長する手段が上記ディジタル信号
    のデータは、１つ前のサンプリングデータと加算される
    ことよりもとのデータに伸長されるものであることを特
    徴とする請求項２２のディジタル信号受け渡しシステ
    ム。
31. 【請求項３１】ディジタル信号の無音期間が無音コード
    情報と無音時間情報に置き換えられることによってデー
    タ圧縮が行われるとともに、通常動作のときには無音コ
    ード情報を検出すると無音時間情報に対応した時間にわ
    たってメモリ回路のアドレス更新動作を停止させるとと
    もにそれに代わって交流的な０レベルに対応した信号を
    出力させ、遅聴き再生動作のときには無音コード情報を
    検出すると無音時間情報に対して拡大させた時間にわた
    ってメモリ回路のアドレス更新動作を停止させるととも
    にそれに代わって交流的な０レベルに対応した信号を出
    力させ、早聴き動作のときには上記無音コード情報及び
    無音時間情報を実質的に無視してディジタル信号を出力
    させるものであることを特徴とするディジタル信号処理
    回路。
32. 【請求項３２】上記無音コード情報は、ほぼ正の最大値
    とほぼ負の最大値に対応した少なくとも２つの連続した
    ディジタル信号の組み合わせにより構成されるものであ
    ることを特徴とする請求項３１のディジタル信号処理回
    路。
33. 【請求項３３】最大無音時間を設定し、遅聴き動作に伴
    い拡大された無音期間が上記最大無音時間を超ないよう
    に制限する機能を設けることを特徴とする請求項３１の
    ディジタル信号処理回路。
34. 【請求項３４】ディジタル入力信号を受ける記憶回路
    と、基準時間パルスを受けディジタル入力信号の最大値
    に対応した計数動作を行うカウンタ回路と、上記記憶回
    路の出力信号とカウンタ回路の出力信号とを比較するコ
    ンパレータと、上記カウンタ回路の繰り返し計数動作を
    計数するリピートカウンタと、ストローブ信号を受けて
    記憶回路への入力ディジタル信号の取込みを指示すると
    ともに、上記カウンタ回路の計数動作を開始させ、上記
    リピートカウンタからの出力信号により変換終了信号を
    送出する制御回路とを含み、上記コンパレータの出力か
    らディジタル入力信号に対応したパルス幅変調信号を得
    ることを特徴とする信号変換回路。
35. 【請求項３５】ディジタル信号の最大値に対応した一定
    の周期により供給されるディジタル入力信号を受け、基
    準時間パルスを計数するダウンカウンタ回路と、上記ダ
    ウンカウンタ回路の動作期間に対応したパルスを形成す
    るディジタル回路とを含み、上記ディジタル入力信号に
    対応したパルス幅変調信号を得ることを特徴とする信号
    変換回路。
36. 【請求項３６】上記ディジタル信号の最大値に対応した
    一定の周期は、上記基準時間パルスを受けてディジタル
    入力信号に対応した計数動作を行うアップカウンタ回路
    により形成されるものであることを特徴とする請求項３
    ５の信号変換回路。
37. 【請求項３７】上記パルス幅変調信号は、抵抗とキャパ
    シタからなるローパスフィルタに入力されてアナログ信
    号に変換されるものであることを特徴とする請求項３４
    の信号変換回路。
38. 【請求項３８】ディジタル音声信号を記憶回路に記憶
    し、単独でディジタル音声信号を記憶回路から読み出
    し、そのディジタル音声信号をディジタル／アナログ変
    換回路でアナログ音声信号に変換し、ローパスフィルタ
    を経由し、増幅回路で増幅して出力する再生回路を備え
    るディジタル音声信号再生回路において、上記記憶回路
    を除くディジタル／アナログ変換回路と、ローパスフィ
    ルタと、増幅回路とおよび制御回路とインタフェース部
    から成る１チップ集積回路に納めたことを特徴とするワ
    ンチップ集積回路。
39. 【請求項３９】上記ディジタル音声信号再生回路におい
    て、記憶容量が制御可能な記憶容量よりも大きくなった
    場合に、容易に１チップ集積回路の外部において記憶回
    路制御機能を拡張できる機能を有することを特徴とする
    請求項３８のワンチップ集積回路。
40. 【請求項４０】上記ワンチップ集積回路のインタフェー
    ス部がディジタル信号受け渡しシステムのデータ転送を
    実現する信号端子と、上記記憶容量を制御する信号端子
    と、アナログ音声信号を出力する信号端子と、上記ディ
    ジタル音声信号再生回路に対して動作を支持する信号端
    子と、上記ディジタル音声信号再生回路の状態を示す信
    号端子と、上記１チップ集積回路に電力を供給する信号
    端子を備えていることを特徴とする請求項３８のワンチ
    ップ集積回路。
41. 【請求項４１】上記ディジタル音声信号再生回路におい
    て、上記記憶回路へ情報を書き込む時に、上記記憶回路
    の欠陥部分を自己診断して欠陥部分のアドレスをスキッ
    プする工程を含むことを特徴とする請求項３８、請求項
    ３９又は請求項４０のディジタル音声再生回路。
42. 【請求項４２】外部からの情報を記憶する半導体記憶手
    段と、上記半導体記憶手段からの情報を読み出し音声又
    は画像で再生出力する再生手段と、上記半導体記憶手段
    と上記再生手段とに電圧を供給する内蔵電源と、外部か
    ら電圧の供給を得る外部電源端子と、外部からの情報を
    上記半導体記憶手段に書き込むための端子と、書き込み
    時に上記外部電源端子からの電源、再生時に上記内蔵電
    源へ切り換える電源切り換え手段から成ることを特徴と
    する再生機能付きメモリカード。
43. 【請求項４３】請求項４２記載の再生機能付きメモリカ
    ードにおいて、上記外部電源端子に供給される電圧に対
    して上記内蔵電源から供給される電圧が低いことを特徴
    とする再生機能付きメモリカード。
44. 【請求項４４】請求項４２記載の再生機能付きメモリカ
    ードにおいて、上記内蔵電源の電池残量をチェックする
    ための外部端子を設けたことを特徴とする再生機能付き
    メモリカード。