JPH05135592A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH05135592A JPH05135592A JP3326586A JP32658691A JPH05135592A JP H05135592 A JPH05135592 A JP H05135592A JP 3326586 A JP3326586 A JP 3326586A JP 32658691 A JP32658691 A JP 32658691A JP H05135592 A JPH05135592 A JP H05135592A
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- JP
- Japan
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- memory
- data
- memories
- selector
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 55
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 並列接続された複数のメモリを含むメモリシ
ステムにおける消費電力を削減する。 【構成】 並列接続された複数のメモリに対してアドレ
スコントロールメモリ５から同一アドレスを指定する。
これらメモリから夫々読出されたデータを、セレクタ１
７で択一的に送出する。デコーダ６の出力データ９をク
ロック停止回路101 〜104 に入力せしめ、セレクタ１７
の選択制御をなすデータ８により特定されたメモリのみ
を動作させる。
ステムにおける消費電力を削減する。 【構成】 並列接続された複数のメモリに対してアドレ
スコントロールメモリ５から同一アドレスを指定する。
これらメモリから夫々読出されたデータを、セレクタ１
７で択一的に送出する。デコーダ６の出力データ９をク
ロック停止回路101 〜104 に入力せしめ、セレクタ１７
の選択制御をなすデータ８により特定されたメモリのみ
を動作させる。
Description
【０００１】
【技術分野】本発明はメモリ制御システムに関し、特に
CMOS構造の多並列ＲＡＭの読出制御のシステムに関す
る。
CMOS構造の多並列ＲＡＭの読出制御のシステムに関す
る。
【０００２】
【従来技術】一般に、多数のＲＡＭを並列接続すること
により、メモリシステムを構築することがある。そし
て、それらメモリの読出し時のアドレスを制御するアド
レスコントロールメモリ（アドレスコントローラ）を設
けることが多い。
により、メモリシステムを構築することがある。そし
て、それらメモリの読出し時のアドレスを制御するアド
レスコントロールメモリ（アドレスコントローラ）を設
けることが多い。
【０００３】その従来のメモリシステムについて図２を
参照して説明する。図２には、４つのＲＡＭが並列接続
された場合の構成例が示されている。
参照して説明する。図２には、４つのＲＡＭが並列接続
された場合の構成例が示されている。
【０００４】図において、本例のシステムは、音声等の
主デジタルデータ１２〜１５を記憶する多並列のデータ
メモリ１〜４と、そのデータメモリの読出し時のアドレ
スを制御するアドレスコントロールメモリ５と、４つの
データメモリのうちデータの出力を行いたいデータメモ
リを１つだけ選択する４―１セレクタ１７とを含んで構
成されている。
主デジタルデータ１２〜１５を記憶する多並列のデータ
メモリ１〜４と、そのデータメモリの読出し時のアドレ
スを制御するアドレスコントロールメモリ５と、４つの
データメモリのうちデータの出力を行いたいデータメモ
リを１つだけ選択する４―１セレクタ１７とを含んで構
成されている。
【０００５】次に、動作について説明する。読出し動作
において、互いに異なる主デジタルデータ１２〜１５を
記憶したデータメモリ１〜４に対し、アドレスコントロ
ールメモリ５が読出しアドレス７を指定すると、データ
メモリ１〜４からは同時に同アドレスの主デジタルデー
タ１８〜２１が読出される。
において、互いに異なる主デジタルデータ１２〜１５を
記憶したデータメモリ１〜４に対し、アドレスコントロ
ールメモリ５が読出しアドレス７を指定すると、データ
メモリ１〜４からは同時に同アドレスの主デジタルデー
タ１８〜２１が読出される。
【０００６】アドレスコントロールメモリ５からは、ア
ドレスの他に４つのデータメモリからのデータのうち出
力を行いたい１つのみを選択するための２ビットの四者
択一データ８が出力される。それを受けたセレクタ１７
は４つのデータメモリからのデータのうち指定された１
つのみのデータ（出力データ１８〜２１のうちのいずれ
か１つ）を選択し、出力データ１６が送出される。な
お、図中の１１は読出しクロックであり、各メモリのＣ
はクロック端子、Ｄはデータ端子、Ａはアドレス端子で
ある。
ドレスの他に４つのデータメモリからのデータのうち出
力を行いたい１つのみを選択するための２ビットの四者
択一データ８が出力される。それを受けたセレクタ１７
は４つのデータメモリからのデータのうち指定された１
つのみのデータ（出力データ１８〜２１のうちのいずれ
か１つ）を選択し、出力データ１６が送出される。な
お、図中の１１は読出しクロックであり、各メモリのＣ
はクロック端子、Ｄはデータ端子、Ａはアドレス端子で
ある。
【０００７】しかし、かかる構成とされた従来システム
では、読出しの対象ではないメモリからも読出しを行っ
ているため、消費電力が大きいという欠点があった。
では、読出しの対象ではないメモリからも読出しを行っ
ているため、消費電力が大きいという欠点があった。
【０００８】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は消費電力を削減
することのできるメモリ制御システムを提供することで
ある。
ためになされたものであり、その目的は消費電力を削減
することのできるメモリ制御システムを提供することで
ある。
【０００９】
【発明の構成】本発明によるメモリ制御システムは、並
列接続された複数のメモリに対して同一アドレスを指定
するアドレス指定手段と、前記複数のメモリから夫々読
出されたデータを択一的に送出するセレクタと、このセ
レクタの選択制御をなす制御信号を送出する制御信号送
出手段とを有するメモリ制御システムであって、前記制
御信号により特定されたメモリのみを動作させる制御手
段を有することを特徴とする。
列接続された複数のメモリに対して同一アドレスを指定
するアドレス指定手段と、前記複数のメモリから夫々読
出されたデータを択一的に送出するセレクタと、このセ
レクタの選択制御をなす制御信号を送出する制御信号送
出手段とを有するメモリ制御システムであって、前記制
御信号により特定されたメモリのみを動作させる制御手
段を有することを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明によるメモリ制御システムの
一実施例の構成を示すブロック図であり、図２と同等部
分は同一符号により示されている。
一実施例の構成を示すブロック図であり、図２と同等部
分は同一符号により示されている。
【００１２】図において、本例のシステムは、従来シス
テム（図２）の構成に、４つのクロック停止回路101 〜
104 及びデコーダ６を追加した構成となっている。これ
らクロック停止回路及びデコーダにより、４つのメモリ
のうちの１つのみを動作させ、その他の３つのメモリに
ついては読出し動作を阻止するのである。
テム（図２）の構成に、４つのクロック停止回路101 〜
104 及びデコーダ６を追加した構成となっている。これ
らクロック停止回路及びデコーダにより、４つのメモリ
のうちの１つのみを動作させ、その他の３つのメモリに
ついては読出し動作を阻止するのである。
【００１３】つまり、セレクタ１７への選択制御のデー
タ８をデコードすることにより、そのセレクタ１７で特
定されたメモリのみを動作させるのである。本例ではメ
モリが４つであるため、データ８は２ビットであり、こ
れをデコードした４ビットのデータ９でクロック停止回
路101 〜104 の１つのみを有効（通過状態）とし、他の
３つは無効（抑止状態）とするのである。
タ８をデコードすることにより、そのセレクタ１７で特
定されたメモリのみを動作させるのである。本例ではメ
モリが４つであるため、データ８は２ビットであり、こ
れをデコードした４ビットのデータ９でクロック停止回
路101 〜104 の１つのみを有効（通過状態）とし、他の
３つは無効（抑止状態）とするのである。
【００１４】かかる構成において、データメモリ１〜４
の夫々に記憶された主デジタルデータ１２〜１５は、ア
ドレスコントロールメモリ５から供給されるアドレス７
及び読出しクロック１１によりデータ１８〜２１として
読出される。このとき、実際に読出しを行わせたいのは
４つデータメモリ１〜４のうちいずれか１つである。そ
こで、読出し動作を行う１つのメモリを識別するために
アドレスコントロールメモリ５から出力される２ビット
のデータ８をデコーダ６によってデコードし、デコード
された四者択一のデータ９により、クロック停止回路10
1 〜104 の１つのみが有効となる。つまり、読出しを行
わない３つのデータメモリについては、読出しクロック
を供給せず、読出し動作を阻止する。
の夫々に記憶された主デジタルデータ１２〜１５は、ア
ドレスコントロールメモリ５から供給されるアドレス７
及び読出しクロック１１によりデータ１８〜２１として
読出される。このとき、実際に読出しを行わせたいのは
４つデータメモリ１〜４のうちいずれか１つである。そ
こで、読出し動作を行う１つのメモリを識別するために
アドレスコントロールメモリ５から出力される２ビット
のデータ８をデコーダ６によってデコードし、デコード
された四者択一のデータ９により、クロック停止回路10
1 〜104 の１つのみが有効となる。つまり、読出しを行
わない３つのデータメモリについては、読出しクロック
を供給せず、読出し動作を阻止する。
【００１５】さらに、データ８によりセレクタ１７はメ
モリからの出力データ１８〜２１のううち１つだけを選
択して出力データ１６として送出する。
モリからの出力データ１８〜２１のううち１つだけを選
択して出力データ１６として送出する。
【００１６】つまり、本システムによれば、並列接続さ
れた複数のメモリのうち、読出し対象となるもののみを
読出し動作させるため、消費電力が削減できるのであ
る。なお、本実施例においてはメモリが４つの場合につ
いて説明したが、より多くの並列接続されたメモリにつ
いても同様に本発明が適用できることは明白である。こ
の場合には、セレクタへの制御データのビット数を増加
すれば良い。
れた複数のメモリのうち、読出し対象となるもののみを
読出し動作させるため、消費電力が削減できるのであ
る。なお、本実施例においてはメモリが４つの場合につ
いて説明したが、より多くの並列接続されたメモリにつ
いても同様に本発明が適用できることは明白である。こ
の場合には、セレクタへの制御データのビット数を増加
すれば良い。
【００１７】また、各メモリは、DRAMの他、SRAMであっ
ても本発明が適用できることは明白である。
ても本発明が適用できることは明白である。
【００１８】クロック停止回路には、周知の３ステート
バッファを用い、その各イネーブル端子にデコーダの出
力を与えれば良い。読出しクロックの他、アウトプット
イネーブル信号（ＯＥ）や、CAS （カラムアドレススト
ローブ）及びRAS （ロウアドレスストローブ）を停止回
路で供給停止しても同様の効果が得られる。
バッファを用い、その各イネーブル端子にデコーダの出
力を与えれば良い。読出しクロックの他、アウトプット
イネーブル信号（ＯＥ）や、CAS （カラムアドレススト
ローブ）及びRAS （ロウアドレスストローブ）を停止回
路で供給停止しても同様の効果が得られる。
【００１９】
【発明の効果】以上説明したように本発明は、読出し対
象外のメモリの動作を阻止することにより、消費電力を
削減できるという効果がある。
象外のメモリの動作を阻止することにより、消費電力を
削減できるという効果がある。
【図１】本発明の実施例によるメモリ制御システムの構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来のメモリ制御システムの構成を示すブロッ
ク図である。
ク図である。
１〜４ メモリ ５ アドレスコントロールメモリ ６ デコーダ １７ セレクタ 101 〜104 クロック停止回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8320−5Ｌ Ｇ１１Ｃ 11/34 ３６２ Ｈ
Claims (1)
- 【請求項１】 並列接続された複数のメモリに対して同
一アドレスを指定するアドレス指定手段と、前記複数の
メモリから夫々読出されたデータを択一的に送出するセ
レクタと、このセレクタの選択制御をなす制御信号を送
出する制御信号送出手段とを有するメモリ制御システム
であって、前記制御信号により特定されたメモリのみを
動作させる制御手段を有することを特徴とするメモリ制
御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326586A JPH05135592A (ja) | 1991-11-14 | 1991-11-14 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326586A JPH05135592A (ja) | 1991-11-14 | 1991-11-14 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135592A true JPH05135592A (ja) | 1993-06-01 |
Family
ID=18189474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326586A Pending JPH05135592A (ja) | 1991-11-14 | 1991-11-14 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638858A1 (en) * | 1993-08-03 | 1995-02-15 | Nec Corporation | Pipeline data processing apparatus having small power consumption |
| WO2001058071A1 (en) * | 2000-02-03 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Memory circuit, and synchronous detection circuit |
-
1991
- 1991-11-14 JP JP3326586A patent/JPH05135592A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638858A1 (en) * | 1993-08-03 | 1995-02-15 | Nec Corporation | Pipeline data processing apparatus having small power consumption |
| US5974555A (en) * | 1993-08-03 | 1999-10-26 | Nec Corporation | Pipeline processing apparatus having small power consumption |
| WO2001058071A1 (en) * | 2000-02-03 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Memory circuit, and synchronous detection circuit |
| US6985468B2 (en) | 2000-02-03 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Memory circuit and coherent detection circuit |
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