JPH0210451A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0210451A JPH0210451A JP63161467A JP16146788A JPH0210451A JP H0210451 A JPH0210451 A JP H0210451A JP 63161467 A JP63161467 A JP 63161467A JP 16146788 A JP16146788 A JP 16146788A JP H0210451 A JPH0210451 A JP H0210451A
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- JP
- Japan
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- output
- decoder
- register
- signal
- protection
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000005764 inhibitory process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 210000003127 knee Anatomy 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関する。
従来の半導体記憶装置は、半導体記憶装置内で記憶保護
の制御を行うことができないようになっていた。
の制御を行うことができないようになっていた。
上述した従来の半導体記憶装置は、記憶保護制御を行う
ための回路を内蔵していないので、記憶保護を行いたい
場合、外部にその為の回路をつけなければならないとい
う欠点がある。
ための回路を内蔵していないので、記憶保護を行いたい
場合、外部にその為の回路をつけなければならないとい
う欠点がある。
また、半導体記憶装置内の同一アドレスに複数のメモリ
プレーンが接続できるようになっているものでは、外部
から現在どのメモリブレーンが選択されているかを知る
ことができない為、記憶保護を行うことができないとい
う欠点がある。
プレーンが接続できるようになっているものでは、外部
から現在どのメモリブレーンが選択されているかを知る
ことができない為、記憶保護を行うことができないとい
う欠点がある。
本発明の半導体記憶装置は、分割されたアドレス空間の
各空間ごとにアクセスの可否を指定するレジスタと、ア
クセス動作時にそのアクセスがどのメモリ空間に対する
アクセスかを判断するデコーダおよび、アクセスの可否
を指定するレジスタの内容に従ってアクセス動作の制御
をする制御回路とを含んで構成される。
各空間ごとにアクセスの可否を指定するレジスタと、ア
クセス動作時にそのアクセスがどのメモリ空間に対する
アクセスかを判断するデコーダおよび、アクセスの可否
を指定するレジスタの内容に従ってアクセス動作の制御
をする制御回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ロウアドレスバッファ１は外部アドレス端子Ａｏ−Ａ８
に接続される。ロウデコーダ２はロウアドレスバッファ
１の出力に接続される。カラムアドレスバッファ３は外
部アドレス端子Ａ９〜Ａ目に接続される。カラムデコー
ダ４はカラムアドレスバッファ３に接続される。センス
アンプ／セレクター５はカラムデコーダ４に接続される
。
に接続される。ロウデコーダ２はロウアドレスバッファ
１の出力に接続される。カラムアドレスバッファ３は外
部アドレス端子Ａ９〜Ａ目に接続される。カラムデコー
ダ４はカラムアドレスバッファ３に接続される。センス
アンプ／セレクター５はカラムデコーダ４に接続される
。
メモリセルアレイ６はロウデコーダ２とセンスアンプ／
セレクター５に接続される。セレクター７はロウアドレ
スバッファ１からのＡ Ｏ、Ａ ｌ情報出力とカラムア
ドレスバッファ３からのＡ １３ 。
セレクター５に接続される。セレクター７はロウアドレ
スバッファ１からのＡ Ｏ、Ａ ｌ情報出力とカラムア
ドレスバッファ３からのＡ １３ 。
Ａ１４情報出力と制御信号「ｒと接続されている。
デコーダ８はセレクター７からのアドレス情報出力と接
続されている。
続されている。
プロテクションレジスタ９はデコーダ８からの出力と接
続されている。
続されている。
入出力コントロール１０はセンスアンプ／セレクター５
とプロテクションレジスタ入出力コントロール１１およ
び外部入出力端子ｌ１０ｏ〜Ｉ／ Ｏ７）ニー 接続す
ｔＬ、ｆｆ端子、 ｎ端子、 Ｗｌ”ｒ端子、プロテク
ションレジスタ９からの出力が論理回路を通じて接続さ
れている。プロテクションレジスタ入出力コントロール
１１はプロテクションレジスタ９および外部からのｒ「
端子、ｆｆ端子、ｆｆ端子と接続されている。
とプロテクションレジスタ入出力コントロール１１およ
び外部入出力端子ｌ１０ｏ〜Ｉ／ Ｏ７）ニー 接続す
ｔＬ、ｆｆ端子、 ｎ端子、 Ｗｌ”ｒ端子、プロテク
ションレジスタ９からの出力が論理回路を通じて接続さ
れている。プロテクションレジスタ入出力コントロール
１１はプロテクションレジスタ９および外部からのｒ「
端子、ｆｆ端子、ｆｆ端子と接続されている。
メモリセルアレイ６中のデータを読み出す場合の動作説
明する。
明する。
■Ｗ端子はハイレベルとなっているものとし、外部から
入力されるアドレス情報Ａ、〜Ａ１４はロウアドレスバ
ッファ１およびカラムアドレスバッファ３でそれぞれ増
幅される。ロウデコーダ２はロウアドレスバッファ１か
らの出力をデコードし、メモリセルアレイ６中の１つの
ワードラインを選択する。
入力されるアドレス情報Ａ、〜Ａ１４はロウアドレスバ
ッファ１およびカラムアドレスバッファ３でそれぞれ増
幅される。ロウデコーダ２はロウアドレスバッファ１か
らの出力をデコードし、メモリセルアレイ６中の１つの
ワードラインを選択する。
カラムデコーダ４はカラムアドレスバッファ３からの出
力をデコードし、センスアンプ／セレクター５はメモリ
セルアレイ６からの出力をアンプし、そのうちの１組（
１ワ一ド分）を選択し出力する。
力をデコードし、センスアンプ／セレクター５はメモリ
セルアレイ６からの出力をアンプし、そのうちの１組（
１ワ一ド分）を選択し出力する。
セレクター７はｒｒ倍信号よってＡｌ３Ａ１４の情報を
選択し、デコーダ８へ出力する。デコーダ８はＡ １３
Ａ 、４の情報をデコードし、プロテクションレジスタ
９のうち１つを選択する０選択されたプロテクションレ
ジスタ９は記憶保護の情報を出力する。
選択し、デコーダ８へ出力する。デコーダ８はＡ １３
Ａ 、４の情報をデコードし、プロテクションレジスタ
９のうち１つを選択する０選択されたプロテクションレ
ジスタ９は記憶保護の情報を出力する。
入出力コントロール１０は外部からの１”ＥＷ信号およ
びＷ信号とプロテクションレジスタ９からの信号でコン
トロールされ、プロテクションレジスタ９の信号がロウ
レベル（読み出し禁止）のときは、センスアンプ／セレ
クター５からの出力は入出力コントロール１０から出力
されない、また、ハイレベル（読み出し許可）のときは
入出力コントロール１０を通して出力される。
びＷ信号とプロテクションレジスタ９からの信号でコン
トロールされ、プロテクションレジスタ９の信号がロウ
レベル（読み出し禁止）のときは、センスアンプ／セレ
クター５からの出力は入出力コントロール１０から出力
されない、また、ハイレベル（読み出し許可）のときは
入出力コントロール１０を通して出力される。
また、プロテクションレジスタ９への書き込み読み出し
はｒｒ端子をロウレベルにすることで行う、この時、セ
レクター７はロウアドレスバッファ１からのＡｏＡ１信
号を選択し、デコーダ８へ出力する。
はｒｒ端子をロウレベルにすることで行う、この時、セ
レクター７はロウアドレスバッファ１からのＡｏＡ１信
号を選択し、デコーダ８へ出力する。
デコーダ８はプロテクションレジスタ９のうち１つを選
択する。プロテクションレジスタ入出力コントロール１
１は選択されたプロテクションレジスタ９のうち１つと
、入出力コントロール１０を電気的に接続し、ｆｆ信号
Ｔｒ信号によって読み書きを行う。
択する。プロテクションレジスタ入出力コントロール１
１は選択されたプロテクションレジスタ９のうち１つと
、入出力コントロール１０を電気的に接続し、ｆｆ信号
Ｔｒ信号によって読み書きを行う。
以上説明したように本発明は、半導体記憶装置に、アド
レス空間をいくつかに分割し各アドレス空間ごとにアク
セスの可否を指定するレジスタとアクセス動作時にその
時のアドレスがどの空間にあるかを判別するデコーダお
よび、そのデコーダ出力によって選ばれた前記レジスタ
の内容に従ってアクセス動作の制御をする制御回路を有
することにより、記憶保護（書き込み、読み出し動作を
その時の状態に応じて許可／禁止する）を行うことがで
きる効果がある。
レス空間をいくつかに分割し各アドレス空間ごとにアク
セスの可否を指定するレジスタとアクセス動作時にその
時のアドレスがどの空間にあるかを判別するデコーダお
よび、そのデコーダ出力によって選ばれた前記レジスタ
の内容に従ってアクセス動作の制御をする制御回路を有
することにより、記憶保護（書き込み、読み出し動作を
その時の状態に応じて許可／禁止する）を行うことがで
きる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・ロウアドレスバッファ、２・・・ロウデコーダ
、３・・・カラムアドレスバッファ、４・・・カラムデ
コーダ、５・・・センスアンプ／セレクター、６・・・
メモリセルアレイ、７・・・セレクター、８・・・デコ
ーダ、９・・・プロテクションレジスタ、１０・・・入
出力コントロール、１１・・・プロテクションレジスタ
入出力コントロール。
、３・・・カラムアドレスバッファ、４・・・カラムデ
コーダ、５・・・センスアンプ／セレクター、６・・・
メモリセルアレイ、７・・・セレクター、８・・・デコ
ーダ、９・・・プロテクションレジスタ、１０・・・入
出力コントロール、１１・・・プロテクションレジスタ
入出力コントロール。
Claims (1)
- 半導体記憶装置内のアドレス空間をいくつかに分割し、
その各空間に対してアクセスの可否を指定するためのレ
ジスタと、アクセス動作時にそのアクセスがどのアドレ
ス空間に対するアクセスかを判断するデコーダと、アク
セスの可否を指定する前記レジスタの内容に従ってアク
セス動作の制御をする制御回路とを含むことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161467A JPH0210451A (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161467A JPH0210451A (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210451A true JPH0210451A (ja) | 1990-01-16 |
Family
ID=15735653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161467A Pending JPH0210451A (ja) | 1988-06-28 | 1988-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210451A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850642A (ja) * | 1994-08-08 | 1996-02-20 | Rhythm Watch Co Ltd | Ｉｃカード |
| EP0700002A1 (en) * | 1994-08-31 | 1996-03-06 | Motorola, Inc. | Modular chip select control circuit and related circuit and methods |
| EP0700001A1 (en) * | 1994-08-31 | 1996-03-06 | Motorola, Inc. | Integrated circuit microprocessor with programmable memory access interface types and related method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172199A (ja) * | 1983-01-03 | 1984-09-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | メモリ装置 |
| JPS59231800A (ja) * | 1983-06-14 | 1984-12-26 | Matsushita Electric Ind Co Ltd | 主記憶装置への不正書込防止装置 |
| JPS61249156A (ja) * | 1985-04-26 | 1986-11-06 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-06-28 JP JP63161467A patent/JPH0210451A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172199A (ja) * | 1983-01-03 | 1984-09-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | メモリ装置 |
| JPS59231800A (ja) * | 1983-06-14 | 1984-12-26 | Matsushita Electric Ind Co Ltd | 主記憶装置への不正書込防止装置 |
| JPS61249156A (ja) * | 1985-04-26 | 1986-11-06 | Hitachi Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850642A (ja) * | 1994-08-08 | 1996-02-20 | Rhythm Watch Co Ltd | Ｉｃカード |
| EP0700002A1 (en) * | 1994-08-31 | 1996-03-06 | Motorola, Inc. | Modular chip select control circuit and related circuit and methods |
| EP0700001A1 (en) * | 1994-08-31 | 1996-03-06 | Motorola, Inc. | Integrated circuit microprocessor with programmable memory access interface types and related method |
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