JPH05136369A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPH05136369A JPH05136369A JP3296990A JP29699091A JPH05136369A JP H05136369 A JPH05136369 A JP H05136369A JP 3296990 A JP3296990 A JP 3296990A JP 29699091 A JP29699091 A JP 29699091A JP H05136369 A JPH05136369 A JP H05136369A
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- JP
- Japan
- Prior art keywords
- bit line
- contact hole
- storage electrode
- capacitor
- electrode contact
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- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ビット線コンタクトホールとワード線間の距
離や、ビット線コンタクトホールとビット線の間の重ね
合せ余裕度を確保すること。 【構成】 ビット線コンタクトホールと蓄積電極コンタ
クトホールを同時に開口した後、これら２種類のコンタ
クトホールに絶縁膜による側壁を同時にそれぞれ形成す
る。 【効果】 ワード線−ビット線コンタクトホール、ワー
ド線−蓄積電極コンタクトホール、ビット線−ビット線
コンタクトホール、蓄積電極コンタクトホール−ビット
線の各重ね合せ余裕度の確保が容易となり、微細なＤＲ
ＡＭメモリセルの形成が容易となる。
離や、ビット線コンタクトホールとビット線の間の重ね
合せ余裕度を確保すること。 【構成】 ビット線コンタクトホールと蓄積電極コンタ
クトホールを同時に開口した後、これら２種類のコンタ
クトホールに絶縁膜による側壁を同時にそれぞれ形成す
る。 【効果】 ワード線−ビット線コンタクトホール、ワー
ド線−蓄積電極コンタクトホール、ビット線−ビット線
コンタクトホール、蓄積電極コンタクトホール−ビット
線の各重ね合せ余裕度の確保が容易となり、微細なＤＲ
ＡＭメモリセルの形成が容易となる。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ素子の製
造方法に関し、更に詳しくは、活性領域及びワード線を
有する半導体基板上に、１つのキャパシタと、キャパシ
タの下部電極とビット線の間を接続する１つのトランジ
スタからなり、キャパシタを前記ビット線上に配置した
メモリセルを複数個有するＤＲＡＭ（ダイナミック ラ
ンダムアクセス メモリ）の製造方法に関するものであ
る。
造方法に関し、更に詳しくは、活性領域及びワード線を
有する半導体基板上に、１つのキャパシタと、キャパシ
タの下部電極とビット線の間を接続する１つのトランジ
スタからなり、キャパシタを前記ビット線上に配置した
メモリセルを複数個有するＤＲＡＭ（ダイナミック ラ
ンダムアクセス メモリ）の製造方法に関するものであ
る。
【０００２】
【従来の技術】４ＭｂＤＲＡＭまでのスタック型ＤＲＡ
Ｍメモリセルではメモリセルを構成するセルキャパシタ
が、メモリセルの信号読みだしと書き込みを行うビット
線の下に形成されている。しかし微細化に伴うキャパシ
タ容量の低下を補うため、ビット線上にキャパシタを形
成した構造（ＣＯＢ構造：Ｃａｐａｃｉｔｏｒ−Ｏｖｅ
ｒ−Ｂｉｔ・ｌｉｎｅ構造）が提案されている。この構
造ではセル領域全面にキャパシタを形成できる為、比較
的大きな容量のキャパシタを形成し易く64Ｍｂ以降の超
微細ＤＲＡＭには有望な技術である。
Ｍメモリセルではメモリセルを構成するセルキャパシタ
が、メモリセルの信号読みだしと書き込みを行うビット
線の下に形成されている。しかし微細化に伴うキャパシ
タ容量の低下を補うため、ビット線上にキャパシタを形
成した構造（ＣＯＢ構造：Ｃａｐａｃｉｔｏｒ−Ｏｖｅ
ｒ−Ｂｉｔ・ｌｉｎｅ構造）が提案されている。この構
造ではセル領域全面にキャパシタを形成できる為、比較
的大きな容量のキャパシタを形成し易く64Ｍｂ以降の超
微細ＤＲＡＭには有望な技術である。
【０００３】上記構造ではキャパシタ下部電極をセルト
ランジスタへ接続するコンタクトホール（蓄積電極コン
タクトホール）をビット線とワード線で囲まれた井の字
型の中央に形成する必要がある。しかしセル面積が縮小
されると、ビット線コンタクトホールとビット線の距離
及びビット線コンタクトホールとワード線の距離が短く
なり、パターン形成時の重ね合せ余裕度が確保できなく
なる。そこで本発明者等はビット線コンタクトホールと
前記キャパシタの下部電極とセルトランジスタの他の１
端子を接続するコンタクトホール（蓄積電極コンタクト
ホール）の開口を同時に行う工程とビット線形成工程に
おいて蓄積電極コンタクトホールを前記ビット線構成材
料の一部によって埋め込む工程よりなるメモリセル形成
方法を提案し、重ね合せ余裕度を確保しようとした。
ランジスタへ接続するコンタクトホール（蓄積電極コン
タクトホール）をビット線とワード線で囲まれた井の字
型の中央に形成する必要がある。しかしセル面積が縮小
されると、ビット線コンタクトホールとビット線の距離
及びビット線コンタクトホールとワード線の距離が短く
なり、パターン形成時の重ね合せ余裕度が確保できなく
なる。そこで本発明者等はビット線コンタクトホールと
前記キャパシタの下部電極とセルトランジスタの他の１
端子を接続するコンタクトホール（蓄積電極コンタクト
ホール）の開口を同時に行う工程とビット線形成工程に
おいて蓄積電極コンタクトホールを前記ビット線構成材
料の一部によって埋め込む工程よりなるメモリセル形成
方法を提案し、重ね合せ余裕度を確保しようとした。
【０００４】
【発明が解決しようとする課題】このメモリセル形成方
法では、下記の問題が明らかになった。 （ｉ）メモリセル面積が更に縮小された場合、ビット線
形成時に於いても、ビット線とセルトランジスタを接続
するビット線コンタクトホールとワード線間の距離や、
ビット線コンタクトホールとビット線の間の重なり量も
十分ではなく、十分な重ね合せ余裕度が確保できない。
法では、下記の問題が明らかになった。 （ｉ）メモリセル面積が更に縮小された場合、ビット線
形成時に於いても、ビット線とセルトランジスタを接続
するビット線コンタクトホールとワード線間の距離や、
ビット線コンタクトホールとビット線の間の重なり量も
十分ではなく、十分な重ね合せ余裕度が確保できない。
【０００５】（ii）又、上記方法ではビット線加工と同
時にビット線間に自動的にポリシリコンで埋め込まれた
蓄積電極コンタクトホールの一部が形成される事になる
が、ビット線と前記コンタクトホールの間の距離が十分
確保できず、ビット線と蓄積電極がショートする場合が
生じる可能性がある。 （iii）更に、ビット線加工の際にワード線段差部の厚
いビット線材料をエッチングする必要があり、このオー
バーエッチングによって、前記コンタクトホールに埋め
込まれたポリシリコンがエッチングされてしまう場合が
ある。
時にビット線間に自動的にポリシリコンで埋め込まれた
蓄積電極コンタクトホールの一部が形成される事になる
が、ビット線と前記コンタクトホールの間の距離が十分
確保できず、ビット線と蓄積電極がショートする場合が
生じる可能性がある。 （iii）更に、ビット線加工の際にワード線段差部の厚
いビット線材料をエッチングする必要があり、このオー
バーエッチングによって、前記コンタクトホールに埋め
込まれたポリシリコンがエッチングされてしまう場合が
ある。
【０００６】
【課題を解決するための手段】この発明は、活性領域及
びワード線を有する半導体基板上に、１つのキャパシタ
と、前記キャパシタの下部電極とビット線の間を接続す
る１つのトランジスタからなり、前記キャパシタを前記
ビット線上に配置したメモリセルを複数個有する半導体
メモリ素子を形成するに際して、 前記ビット線と前記
トランジスタの１端子を接続するビット線コンタクトホ
ールと前記キャパシタの下部電極と前記トランジスタの
他の１端子を前記キャパシタの下部電極に接続する蓄積
電極コンタクトホールの開口を同時に行う工程と、前記
２種類のコンタクトホールのそれぞれに絶縁膜による側
壁を形成する工程と、前記２種類のコンタクトホールを
含む半導体基板上にビット線を形成するとともに、前記
側壁を有する少なくとも蓄積電極コンタクトホールを前
記ビット線構成材料の一部によって埋め込む工程とを含
むことからなる半導体メモリ素子の製造方法である。
びワード線を有する半導体基板上に、１つのキャパシタ
と、前記キャパシタの下部電極とビット線の間を接続す
る１つのトランジスタからなり、前記キャパシタを前記
ビット線上に配置したメモリセルを複数個有する半導体
メモリ素子を形成するに際して、 前記ビット線と前記
トランジスタの１端子を接続するビット線コンタクトホ
ールと前記キャパシタの下部電極と前記トランジスタの
他の１端子を前記キャパシタの下部電極に接続する蓄積
電極コンタクトホールの開口を同時に行う工程と、前記
２種類のコンタクトホールのそれぞれに絶縁膜による側
壁を形成する工程と、前記２種類のコンタクトホールを
含む半導体基板上にビット線を形成するとともに、前記
側壁を有する少なくとも蓄積電極コンタクトホールを前
記ビット線構成材料の一部によって埋め込む工程とを含
むことからなる半導体メモリ素子の製造方法である。
【０００７】すなわち、この発明は、ビット線とセルト
ランジスタの１端子を接続するビット線コンタクトと前
記キャパシタの下部電極と前記トランジスタの他の１端
子を前記キャパシタの下部電極に接続する蓄積電極コン
タクトホールの開口を同時に行い、これら２種類のコン
タクトホールに絶縁膜による側壁を形成し、ビット線形
成工程において、蓄積電極コンタクトホールを前記ビッ
ト線構成材料の一部によって埋め込むようにしたもので
ある。
ランジスタの１端子を接続するビット線コンタクトと前
記キャパシタの下部電極と前記トランジスタの他の１端
子を前記キャパシタの下部電極に接続する蓄積電極コン
タクトホールの開口を同時に行い、これら２種類のコン
タクトホールに絶縁膜による側壁を形成し、ビット線形
成工程において、蓄積電極コンタクトホールを前記ビッ
ト線構成材料の一部によって埋め込むようにしたもので
ある。
【０００８】また、この発明では、ビット線加工を途中
で一旦停止し、蓄積電極コンタクトホールが存在する領
域をレジストパターンで覆い、ビット線加工を継続する
ものである。
で一旦停止し、蓄積電極コンタクトホールが存在する領
域をレジストパターンで覆い、ビット線加工を継続する
ものである。
【０００９】
【作用】ビット線コンタクトホールと蓄積電極コンタク
トホールを同時に開口した後、これら２種類のコンタク
トホールに絶縁膜による側壁を同時にそれぞれ形成する
事により、ワード線との絶縁が確保されると同時に、２
種類のコンタクトホールの開口径が縮小され、ビット線
コンタクトホールに対するビット線の重なり量が大きく
できる。又、蓄積電極コンタクトホールとビット線の重
ね合せ余裕度も確保できる。
トホールを同時に開口した後、これら２種類のコンタク
トホールに絶縁膜による側壁を同時にそれぞれ形成する
事により、ワード線との絶縁が確保されると同時に、２
種類のコンタクトホールの開口径が縮小され、ビット線
コンタクトホールに対するビット線の重なり量が大きく
できる。又、蓄積電極コンタクトホールとビット線の重
ね合せ余裕度も確保できる。
【００１０】また、ワード線段差部に残るビット線材料
を除去する為のビット線オーバエッチングの際には、蓄
積電極コンタクトホールが存在する領域をレジストマス
クによって覆うことにより、蓄積電極コンタクトホール
に埋め込まれたビット線材料を極度にエッチングする事
なく、ビット線を加工する事ができ、より高精度に作製
工程を制御できる。
を除去する為のビット線オーバエッチングの際には、蓄
積電極コンタクトホールが存在する領域をレジストマス
クによって覆うことにより、蓄積電極コンタクトホール
に埋め込まれたビット線材料を極度にエッチングする事
なく、ビット線を加工する事ができ、より高精度に作製
工程を制御できる。
【００１１】
【実施例】本発明の適用例を以下の実施例に示す。しか
しながら本発明はこの実施例のみに限定されるものでは
ない。
しながら本発明はこの実施例のみに限定されるものでは
ない。
【００１２】実施例１ 本発明による第１の実施例のＤＲＡＭメモリセルの作製
工程を図１〜図10に示す。又、メモリセルの配置図の一
例を図11に示す。まず、Ｐ型Ｓｉ基板１に素子分離領域
２を形成し、活性領域３を規定した後、ゲート酸化膜
（図示せず）を形成した後ゲート電極となるワード線４
（図１１参）が作製される。ソース・ドレインを規定す
るイオン注入が行われた後、ワード線と他の配線等を絶
縁する層間絶縁膜５が形成される。以上の工程は公知の
技術によって実施できる。
工程を図１〜図10に示す。又、メモリセルの配置図の一
例を図11に示す。まず、Ｐ型Ｓｉ基板１に素子分離領域
２を形成し、活性領域３を規定した後、ゲート酸化膜
（図示せず）を形成した後ゲート電極となるワード線４
（図１１参）が作製される。ソース・ドレインを規定す
るイオン注入が行われた後、ワード線と他の配線等を絶
縁する層間絶縁膜５が形成される。以上の工程は公知の
技術によって実施できる。
【００１３】この際、層間絶縁膜５の形成はビット線加
工に支障がないようワード線段差がメモリセル内で、あ
る程度平坦化される様に行われるのが好ましい。この平
坦化は層間絶縁膜を厚く堆積するだけでも可能だが、メ
ルト法、エッチバック法等の公知技術を用いる事も可能
である。ワード線段差の平坦化はビット線容量の低減お
よびビット線配線抵抗の低減に有効である。
工に支障がないようワード線段差がメモリセル内で、あ
る程度平坦化される様に行われるのが好ましい。この平
坦化は層間絶縁膜を厚く堆積するだけでも可能だが、メ
ルト法、エッチバック法等の公知技術を用いる事も可能
である。ワード線段差の平坦化はビット線容量の低減お
よびビット線配線抵抗の低減に有効である。
【００１４】以下の工程説明では図11中のＡ−Ａ’線の
矢印の方向に見た蓄積電極コンタクト部を図１から図５
に示し、Ｂ−Ｂ’線の矢印の方向に見たビット線コンタ
クト部を図６から図10に示す。まず、図６及び図１に示
すように、層間絶縁膜５がＰ型Ｓｉ基板１上に同時に形
成された後、ビット線コンタクトホール６と蓄積電極コ
ンタクトホール７を同時に開口する（図７及び図２参
照）。
矢印の方向に見た蓄積電極コンタクト部を図１から図５
に示し、Ｂ−Ｂ’線の矢印の方向に見たビット線コンタ
クト部を図６から図10に示す。まず、図６及び図１に示
すように、層間絶縁膜５がＰ型Ｓｉ基板１上に同時に形
成された後、ビット線コンタクトホール６と蓄積電極コ
ンタクトホール７を同時に開口する（図７及び図２参
照）。
【００１５】次に、２種類のコンタクトホール６、７を
含む層間絶縁膜５の全面にＬＰＣＶＤ法により二酸化シ
リコン（ＳｉＯ2 ）膜８を堆積した後、異方性エッチン
グ法でこれをエッチバックして点線で示した部分のＳｉ
Ｏ2 膜８を除去し、２種類のコンタクトホール６、７に
ＳｉＯ2 の側壁9,10を形成する（図８及び図３参照）。
含む層間絶縁膜５の全面にＬＰＣＶＤ法により二酸化シ
リコン（ＳｉＯ2 ）膜８を堆積した後、異方性エッチン
グ法でこれをエッチバックして点線で示した部分のＳｉ
Ｏ2 膜８を除去し、２種類のコンタクトホール６、７に
ＳｉＯ2 の側壁9,10を形成する（図８及び図３参照）。
【００１６】この際、側壁に用いられる材料としては本
実施例のように二酸化シリコン膜８に限らず、窒化シリ
コン（Ｓｉ3 Ｎ4 ）膜、酸窒化シリコン（ＳｉＯｘＮ
ｙ）膜、酸化タンタル（ＴａＯｘ）等の絶縁膜であって
もよい。次いで、側壁9,10を含む２種類のコンタクトホ
ール６、７を有するＳｉ基板１上の全面に、ビット線と
なる多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜11とタングス
テンシリサイド（ＷＳｉｘ）膜12と二酸化シリコン膜
（ＳｉＯ2 ）13を順次堆積する。
実施例のように二酸化シリコン膜８に限らず、窒化シリ
コン（Ｓｉ3 Ｎ4 ）膜、酸窒化シリコン（ＳｉＯｘＮ
ｙ）膜、酸化タンタル（ＴａＯｘ）等の絶縁膜であって
もよい。次いで、側壁9,10を含む２種類のコンタクトホ
ール６、７を有するＳｉ基板１上の全面に、ビット線と
なる多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜11とタングス
テンシリサイド（ＷＳｉｘ）膜12と二酸化シリコン膜
（ＳｉＯ2 ）13を順次堆積する。
【００１７】この時、ビット線コンタクトホール６と蓄
積電極コンタクトホール７は前記ｐｏｌｙ−Ｓｉ膜１１
とＷＳｉｘ膜１２で完全に埋め込まれてしまう。その
後、ビット線パターンを規定するレジストパターンがリ
ソグラフィ手法によって二酸化シリコン13上に形成され
（図示せず）、反応性イオンエッチング法で二酸化シリ
コン膜13を加工する。このレジストパターンを除去した
後、加工された二酸化シリコン膜13をマスクに上記ＷＳ
ｉｘ／ｐｏｌｙ−Ｓｉの２層膜１２、１１が加工されて
２層膜１２、１１からなるビット線14を形成する（図９
及び図４参照） この際、ビット線材料により、図９及び図４で符号３
０，３０で示されたｐｏｌｙ−Ｓｉの埋め込み部のうち
図９の埋め込み部３０がビット線コンタクトホール６の
側壁9 の全面を覆い、図４の埋め込み部３０が蓄積電極
コンタクトホール７の側壁１０の一部を覆っている。ビ
ット線材料は２種類のコンタクトホール６、７を埋め込
む事ができ、メモリセル特性に問題が無ければ、他の導
電性材料でもよい。
積電極コンタクトホール７は前記ｐｏｌｙ−Ｓｉ膜１１
とＷＳｉｘ膜１２で完全に埋め込まれてしまう。その
後、ビット線パターンを規定するレジストパターンがリ
ソグラフィ手法によって二酸化シリコン13上に形成され
（図示せず）、反応性イオンエッチング法で二酸化シリ
コン膜13を加工する。このレジストパターンを除去した
後、加工された二酸化シリコン膜13をマスクに上記ＷＳ
ｉｘ／ｐｏｌｙ−Ｓｉの２層膜１２、１１が加工されて
２層膜１２、１１からなるビット線14を形成する（図９
及び図４参照） この際、ビット線材料により、図９及び図４で符号３
０，３０で示されたｐｏｌｙ−Ｓｉの埋め込み部のうち
図９の埋め込み部３０がビット線コンタクトホール６の
側壁9 の全面を覆い、図４の埋め込み部３０が蓄積電極
コンタクトホール７の側壁１０の一部を覆っている。ビ
ット線材料は２種類のコンタクトホール６、７を埋め込
む事ができ、メモリセル特性に問題が無ければ、他の導
電性材料でもよい。
【００１８】又、二酸化シリコン膜のマスク13は必ずし
も必要ではなく、レジストマスクでビット線材料の２層
膜１２、１１を加工し、次の工程に進んでも良い。但
し、その場合には後に層間絶縁膜の形成や、蓄積電極コ
ンタクトホールの形成が必要となる。次に、二酸化シリ
コン膜を堆積し、エッチバックする事によりビット線14
に二酸化シリコンの側壁15を形成すれば、ビット線１４
を完全に絶縁膜で覆うことができ、次の蓄積電極（キャ
パシタ電極）形成工程に進むことができる。図５で側壁
15の形成が終わった時、ビット線側壁15の間に導電性材
料の埋め込み部３０で埋め込まれた蓄積電極コンタクト
ホール７が開いており、蓄積電極コンタクトホール７の
開口工程は必要ない（図５及び図10参照）。
も必要ではなく、レジストマスクでビット線材料の２層
膜１２、１１を加工し、次の工程に進んでも良い。但
し、その場合には後に層間絶縁膜の形成や、蓄積電極コ
ンタクトホールの形成が必要となる。次に、二酸化シリ
コン膜を堆積し、エッチバックする事によりビット線14
に二酸化シリコンの側壁15を形成すれば、ビット線１４
を完全に絶縁膜で覆うことができ、次の蓄積電極（キャ
パシタ電極）形成工程に進むことができる。図５で側壁
15の形成が終わった時、ビット線側壁15の間に導電性材
料の埋め込み部３０で埋め込まれた蓄積電極コンタクト
ホール７が開いており、蓄積電極コンタクトホール７の
開口工程は必要ない（図５及び図10参照）。
【００１９】メモリセル領域ではワード線の配置が密で
あるため平坦化が容易であるが、メモリセルアレイ部の
端では図12及び図13に示すようにワード線段差20が残
る。この様な段差部ではビット線材料が厚いため平坦部
のエッチングが終了しても、エッチング残21が残る。こ
れはビット線同士を短絡させてしまうため、取り除かな
ければならない。通常の工程ではオーバーエッチングに
よって除去するが、蓄積電極コンタクトホール７に埋め
込まれた、ビット線材料（大部分はｐｏｌｙ−Ｓｉ）３
０までエッチングされてしまうためオーバーエッチング
は好ましくない。
あるため平坦化が容易であるが、メモリセルアレイ部の
端では図12及び図13に示すようにワード線段差20が残
る。この様な段差部ではビット線材料が厚いため平坦部
のエッチングが終了しても、エッチング残21が残る。こ
れはビット線同士を短絡させてしまうため、取り除かな
ければならない。通常の工程ではオーバーエッチングに
よって除去するが、蓄積電極コンタクトホール７に埋め
込まれた、ビット線材料（大部分はｐｏｌｙ−Ｓｉ）３
０までエッチングされてしまうためオーバーエッチング
は好ましくない。
【００２０】そこで、本実施例では、ワード線段差部２
０に残るビット線材料２１を除去する為のビット線オー
バエッチングの際には、平坦部のビット線エッチングが
終了した後（プラズマの発光強度をモニターする事でエ
ッチングの終了を確認することは公知の技術である）、
蓄積電極コンタクトホール７の存在する領域をレジスト
パターン22（図12及び図13参照）で覆い、再度エッチン
グすることにより、段差部20のエッチング残21を取り除
くことができる。
０に残るビット線材料２１を除去する為のビット線オー
バエッチングの際には、平坦部のビット線エッチングが
終了した後（プラズマの発光強度をモニターする事でエ
ッチングの終了を確認することは公知の技術である）、
蓄積電極コンタクトホール７の存在する領域をレジスト
パターン22（図12及び図13参照）で覆い、再度エッチン
グすることにより、段差部20のエッチング残21を取り除
くことができる。
【００２１】このように本実施例では、ビット線コンタ
クトホール６と蓄積電極コンタクトホール７は側壁９，
10によって径が縮小されるため、ビット線コンタクトホ
ール6 とビット線14の重なり量が側壁9 の厚さ分だけ大
きくなり、重ね合せ余裕度が大きくできる（図９参
照）。又、ビット線14と蓄積電極コンタクトホール７の
距離も側壁10の厚さ分だけ大きくなり、重ね合せ余裕度
が大きくできる（図４参照）。又、前記２種類のコンタ
クトホールが開口時にワード線の縁に接したとしても、
側壁により絶縁されるためワード線とビット線あるいは
蓄積電極が短絡する事はない。従って、２種類のコンタ
クトホール6,7 とワード線4 の間の重ね合せ余裕度も大
きくできる（図11参照）。
クトホール６と蓄積電極コンタクトホール７は側壁９，
10によって径が縮小されるため、ビット線コンタクトホ
ール6 とビット線14の重なり量が側壁9 の厚さ分だけ大
きくなり、重ね合せ余裕度が大きくできる（図９参
照）。又、ビット線14と蓄積電極コンタクトホール７の
距離も側壁10の厚さ分だけ大きくなり、重ね合せ余裕度
が大きくできる（図４参照）。又、前記２種類のコンタ
クトホールが開口時にワード線の縁に接したとしても、
側壁により絶縁されるためワード線とビット線あるいは
蓄積電極が短絡する事はない。従って、２種類のコンタ
クトホール6,7 とワード線4 の間の重ね合せ余裕度も大
きくできる（図11参照）。
【００２２】さらに、蓄積電極コンタクトホール７に図
１４，図１５に示すように埋め込み部３０を介してキャ
パシタ下部電極３１、キャパシタ絶縁膜３２及びプレー
ト電極（キャパシタ上部電極）３３からなるキャパシタ
が形成される。また、キャパシタ形成の変形例として、
図１６，図１７，図１８に示すように、ビット線14に二
酸化シリコンの側壁15を形成した後、蓄積電極コンタク
トホール７の埋め込み部３０上に局所配線３４を形成
し、続いて、２層の層間絶縁膜３５、３６を形成して平
坦化した後、キャパシタ下部電極３７、キャパシタ絶縁
膜３８及びプレート電極（キャパシタ上部電極）３９か
らなるキャパシタも形成できる。なお、図16中のＣ−
Ｃ’線の矢印の方向に見た蓄積電極コンタクト部を図１
６に示し、Ｄ−Ｄ’線の矢印の方向に見たビット線コン
タクト部を図１７に示す。
１４，図１５に示すように埋め込み部３０を介してキャ
パシタ下部電極３１、キャパシタ絶縁膜３２及びプレー
ト電極（キャパシタ上部電極）３３からなるキャパシタ
が形成される。また、キャパシタ形成の変形例として、
図１６，図１７，図１８に示すように、ビット線14に二
酸化シリコンの側壁15を形成した後、蓄積電極コンタク
トホール７の埋め込み部３０上に局所配線３４を形成
し、続いて、２層の層間絶縁膜３５、３６を形成して平
坦化した後、キャパシタ下部電極３７、キャパシタ絶縁
膜３８及びプレート電極（キャパシタ上部電極）３９か
らなるキャパシタも形成できる。なお、図16中のＣ−
Ｃ’線の矢印の方向に見た蓄積電極コンタクト部を図１
６に示し、Ｄ−Ｄ’線の矢印の方向に見たビット線コン
タクト部を図１７に示す。
【００２３】図１９〜図２２は、加工された二酸化シリ
コン膜13をビット線形成用マスク（図９，図４参照）と
して用いずにビット線14を形成するようにしたこの発明
の第２の実施例を示す。図１９、図２１に示すように、
二酸化シリコン膜13をビット線形成用マスクとして用い
ずにビット線14を形成し、続いて、ＣＶＤ法で二酸化シ
リコン膜４１を積層し、次に、図２０、図２２に示すよ
うに、フォト工程を用いてコンタクトパターン（図示せ
ず）を形成し、蓄積電極コンタクトホール７の二酸化シ
リコン膜４１のみを除去する。以降の工程は上記第１の
実施例と同様である。
コン膜13をビット線形成用マスク（図９，図４参照）と
して用いずにビット線14を形成するようにしたこの発明
の第２の実施例を示す。図１９、図２１に示すように、
二酸化シリコン膜13をビット線形成用マスクとして用い
ずにビット線14を形成し、続いて、ＣＶＤ法で二酸化シ
リコン膜４１を積層し、次に、図２０、図２２に示すよ
うに、フォト工程を用いてコンタクトパターン（図示せ
ず）を形成し、蓄積電極コンタクトホール７の二酸化シ
リコン膜４１のみを除去する。以降の工程は上記第１の
実施例と同様である。
【００２４】
【発明の効果】本発明によれば、ワード線−ビット線コ
ンタクトホール、ワード線−蓄積電極コンタクトホー
ル、ビット線−ビット線コンタクトホール、蓄積電極コ
ンタクトホール−ビット線の各重ね合せ余裕度の確保が
容易となり、微細なＤＲＡＭメモリセルの形成が容易と
なる。
ンタクトホール、ワード線−蓄積電極コンタクトホー
ル、ビット線−ビット線コンタクトホール、蓄積電極コ
ンタクトホール−ビット線の各重ね合せ余裕度の確保が
容易となり、微細なＤＲＡＭメモリセルの形成が容易と
なる。
【図１】本発明の第１実施例のメモリセル作製工程にお
ける蓄積電極コンタクト部の第１ステップを示す構成説
明図である。
ける蓄積電極コンタクト部の第１ステップを示す構成説
明図である。
【図２】上記第１実施例のメモリセル作製工程における
蓄積電極コンタクト部の第２ステップを示す構成説明図
である。
蓄積電極コンタクト部の第２ステップを示す構成説明図
である。
【図３】上記第１実施例のメモリセル作製工程における
蓄積電極コンタクト部の第３ステップを示す構成説明図
である。
蓄積電極コンタクト部の第３ステップを示す構成説明図
である。
【図４】上記第１実施例のメモリセル作製工程における
蓄積電極コンタクト部の第４ステップを示す構成説明図
である。
蓄積電極コンタクト部の第４ステップを示す構成説明図
である。
【図５】上記第１実施例のメモリセル作製工程における
蓄積電極コンタクト部の第５ステップを示す構成説明図
である。
蓄積電極コンタクト部の第５ステップを示す構成説明図
である。
【図６】上記第１実施例のメモリセル作製工程における
ビット線コンタクト部の第１ステップを示す構成説明図
である。
ビット線コンタクト部の第１ステップを示す構成説明図
である。
【図７】上記第１実施例のメモリセル作製工程における
ビット線コンタクト部の第２ステップを示す構成説明図
である。
ビット線コンタクト部の第２ステップを示す構成説明図
である。
【図８】上記第１実施例のメモリセル作製工程における
ビット線コンタクト部の第３ステップを示す構成説明図
である。
ビット線コンタクト部の第３ステップを示す構成説明図
である。
【図９】上記第１実施例のメモリセル作製工程における
ビット線コンタクト部の第４ステップを示す構成説明図
である。
ビット線コンタクト部の第４ステップを示す構成説明図
である。
【図１０】上記第１実施例のメモリセル作製工程におけ
るビット線コンタクト部の第５ステップを示す構成説明
図である。
るビット線コンタクト部の第５ステップを示す構成説明
図である。
【図１１】上記第１実施例のメモリセルを示す全体構成
説明図である。
説明図である。
【図１２】上記第１実施例のメモリセル作製工程の１ス
テップを示す全体構成説明図である。
テップを示す全体構成説明図である。
【図１３】図１２におけるＥーＥ’線の矢印の方向に見
た全体構成説明図である。
た全体構成説明図である。
【図１４】上記第１実施例のメモリセル作製工程におけ
る蓄積電極コンタクト部の第６ステップを示す構成説明
図である。
る蓄積電極コンタクト部の第６ステップを示す構成説明
図である。
【図１５】上記第１実施例のメモリセル作製工程におけ
るビット線コンタクト部の第６ステップを示す構成説明
図である。
るビット線コンタクト部の第６ステップを示す構成説明
図である。
【図１６】上記第１実施例のメモリセル作製工程の変形
例の１ステップを示す全体構成説明図である。
例の１ステップを示す全体構成説明図である。
【図１７】図１６におけるＣーＣ’線の矢印の方向に見
た全体構成説明図である。
た全体構成説明図である。
【図１８】図１６におけるＤーＤ’線の矢印の方向に見
た全体構成説明図である。
た全体構成説明図である。
【図１９】本発明の第２実施例のメモリセル作製工程に
おける蓄積電極コンタクト部の１ステップを示す構成説
明図である。
おける蓄積電極コンタクト部の１ステップを示す構成説
明図である。
【図２０】上記第２実施例のメモリセル作製工程におけ
る蓄積電極コンタクト部の図１９に続くステップを示す
構成説明図である。
る蓄積電極コンタクト部の図１９に続くステップを示す
構成説明図である。
【図２１】上記第２実施例のメモリセル作製工程におけ
るビット線コンタクト部の１ステップを示す構成説明図
である。
るビット線コンタクト部の１ステップを示す構成説明図
である。
【図２２】上記第２実施例のメモリセル作製工程におけ
るビット線コンタクト部の図２１に続くステップを示す
構成説明図である。
るビット線コンタクト部の図２１に続くステップを示す
構成説明図である。
１ Ｓｉ基板 ２ 素子分離料域 ３ 活性領域 ４ ワード線 ５ 層間絶縁膜 ６ ビット線コンタクトホール ７ 蓄積電極コンタクトホール ８ ＳｉＯ2膜 ９，１０ ＳｉＯ2の側壁 １１ 多結晶シリコン １２ タングステンシリサイド １３ ＳｉＯ2膜 １５ ビット線側壁 ２０ ワード線段差部 ２１ エッチング残 ２２ レジストパターン ３０ 埋め込み部 ３１ キャパシタ下部電極 ３２ キャパシタ絶縁膜 ３３ プレート電極
Claims (2)
- 【請求項１】 活性領域及びワード線を有する半導体基
板上に、１つのキャパシタと、前記キャパシタの下部電
極とビット線の間を接続する１つのトランジスタからな
り、前記キャパシタを前記ビット線上に配置したメモリ
セルを複数個有する半導体メモリ素子を形成するに際し
て、 前記ビット線と前記トランジスタの１端子を接続するビ
ット線コンタクトホールと前記キャパシタの下部電極と
前記トランジスタの他の１端子を前記キャパシタの下部
電極に接続する蓄積電極コンタクトホールの開口を同時
に行う工程と、前記２種類のコンタクトホールのそれぞ
れに絶縁膜による側壁を形成する工程と、 前記２種類のコンタクトホールを含む半導体基板上にビ
ット線を形成するとともに、前記側壁を有する少なくと
も蓄積電極コンタクトホールを前記ビット線構成材料の
一部によって埋め込む工程とを含むことからなる半導体
メモリ素子の製造方法。 - 【請求項２】 ビット線加工を途中で一旦停止し、蓄積
電極コンタクトホールが存在する領域ををレジストパタ
ーンで覆い、再度ビット線加工を継続する請求項１によ
る半導体メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296990A JPH05136369A (ja) | 1991-11-13 | 1991-11-13 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296990A JPH05136369A (ja) | 1991-11-13 | 1991-11-13 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136369A true JPH05136369A (ja) | 1993-06-01 |
Family
ID=17840827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296990A Pending JPH05136369A (ja) | 1991-11-13 | 1991-11-13 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136369A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001501375A (ja) * | 1996-09-30 | 2001-01-30 | シーメンス アクチエンゲゼルシヤフト | ステープルセルに対する保護バリアを有する半導体装置 |
| US6194757B1 (en) | 1997-05-15 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact hole and method of manufacturing the same |
| US6429478B1 (en) | 1999-08-27 | 2002-08-06 | Nec Corporation | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
-
1991
- 1991-11-13 JP JP3296990A patent/JPH05136369A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992347B2 (en) | 1995-01-31 | 2006-01-31 | Fujitsu Limited | Semiconductor storage device |
| US7795147B2 (en) | 1995-01-31 | 2010-09-14 | Fujitsu Semiconductor Limited | Semiconductor storage device and method for fabricating the same |
| US8404554B2 (en) | 1995-01-31 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2001501375A (ja) * | 1996-09-30 | 2001-01-30 | シーメンス アクチエンゲゼルシヤフト | ステープルセルに対する保護バリアを有する半導体装置 |
| US6194757B1 (en) | 1997-05-15 | 2001-02-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact hole and method of manufacturing the same |
| US6472704B2 (en) | 1997-05-15 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact hole and method of manufacturing the same |
| US6429478B1 (en) | 1999-08-27 | 2002-08-06 | Nec Corporation | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
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