JPH0513680A

JPH0513680A - 半導体装置

Info

Publication number: JPH0513680A
Application number: JP3266157A
Authority: JP
Inventors: Kanji Natori; 完治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-10-26
Filing date: 1991-10-15
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】高集積度、高速の半導体装置においては、急
激に消費電流が増大し易く、このため、電源電位が変動
して誤動作に原因となる。これを防止するために、半導
体装置の面積を増大させることなく電位の安定した電源
を供給し、信頼性の高い半導体装置を実現する。【構成】論理回路を構成する上において、未使用とな
っている電極２を用いてキャパシタ２０を構成し、電源
配線１０、１１と接続する。これにより電源供給回路の
容量が増加し、急激な消費電流の増大に対しても安定し
た電位の供給を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の電源構成
に関し、さらに詳細には、マスタースライス方式などに
より半導体基板上に構成された基本セルを接続して論理
回路を形成する半導体装置の電源構成に関するものであ
る。

【０００２】

【従来の技術】近年、ＩＣチップなどの半導体装置は様
々な分野の数多くの製品に用いられている。このため、
１つの半導体装置の設計、製造に必要な時間、費用の低
減が要求されている。かかる要求に対応するため、半導
体装置の標準化が進んでおり、固定された素子アレイを
与えるマスタースライス方式による半導体装置もその一
つである。このような標準化された半導体装置、あるい
は半標準化された半導体装置においては、半導体基板上
に用意された入出力セル、論理セル、メモリセルなどの
機能セルを接続して特定の論理回路を実現している。

【０００３】

【発明が解決しようとする課題】これらの標準化された
半導体装置は、半導体製造技術の進歩に伴い、微細化が
進み、装置の高集積化、高速化が可能となっている。こ
のように高集積化の進んだ半導体装置においては、装置
上に形成される素子数が膨大であり、また、高速化に伴
い、同時に可動する素子数も増加している。従って、こ
のような半導体装置においては、増加した素子数に対応
して大きな消費電流を供給できる電源供給手段が要求さ
れる。そして、この電源供給手段には、論理回路の誤動
作を避けるため、同時に複数の素子が可動して急激に増
大する消費電流による電位の変動を吸収できる容量も要
求される。

【０００４】電源電位と、容量との関係は、一般に以下
の式で与えられる。

【０００５】ｉ＝Ｃ×ｄＶ／ｄｔ・・・（１）すなわち、ｄＶ＝（ｉ／Ｃ）×ｄｔ・・・（２）ここでＶは電源電位、Ｃは電源供給線の容量、ｉは消費
電流である。このように、電源供給線の容量を大きくす
ることにより、消費電流の増大に伴う電源電位の変化を
小さくすることができる。電源供給線の容量を大きくす
るためには、電源供給線の幅を広くすれば良いが、これ
に伴い半導体装置の面積が増大し、装置の小型化を図る
ことが困難となる。また、半導体装置の面積を一定に保
とうとすると、素子の大きさをさらに小さくする必要が
あり、歩留りの低下を招く。電源供給線を２層化して、
電源供給線の占める面積の低減を図ることも可能ではあ
るが、入出力セルと論理セルなどを接続する信号配線の
処理が困難となり、現実的には難しい。従って、従来の
半導体装置では、急激な電位の変動を避けるため、同時
に可動する素子数、機能セルの配置などを回路を設計す
る際に考慮する必要があり、微細化の進んだ半導体装置
を充分に活用することが困難であった。

【０００６】そこで、本発明の目的は、上記の問題に鑑
みて、半導体装置の面積を増加させることなく電源供給
線の容量を増やすことにより、論理回路において急激な
電流の消費が生じた場合であっても、電位の変動を抑制
し、誤動作が少なく高信頼性の、高速で集積度の高い半
導体装置を実現することにある。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、半導体装置上に形成された機
能セルの内、論理回路の構成に用いられていない未使用
の機能セルに着目し、これらの未使用の機能セルにより
電源キャパシタを形成するようにしている。すなわち、
本発明に係る半導体基板上に形成された複数の機能セル
を接続して論理回路を実現する半導体装置においては、
論理回路に未使用となっている前記機能セルを用いて電
源キャパシタ部が形成されていることを特徴としてい
る。この電源キャパシタ部としては、１つの容量、ある
いは２つ以上の容量により、また、集中された容量、あ
るいは分散された容量により構成されているものなど種
々のものを含む。この機能セルは、入出力セルであるこ
とが有効であり、入出力セルを構成する電極部分の少な
くとも一部を用いて電源キャパシタ部を形成することが
望ましい。また、入出力セルを構成するＭＩＳＦＥＴの
少なくとも一部を用いて電源キャパシタ部を形成するも
のであっても良い。この場合は、ＭＩＳＦＥＴのゲート
電極と、ＭＩＳＦＥＴのウェル領域を構成するウェル拡
散層とにより電源キャパシタ部を構成できる。また、Ｍ
ＩＳＦＥＴのドレイン領域またはソース領域の少なくと
も何れか一方を構成する電極拡散層と、ＭＩＳＦＥＴの
ウェル領域を構成するウェル拡散層とによっても電源キ
ャパシタ部を構成できる。

【０００８】

【作用】このように、論理回路の構成に未使用となって
いる機能セルを用いて容量を構成することにより、半導
体装置の面積、構成に影響を与えることなく、電源キャ
パシタ部が形成され、電源回路の容量が増加されるの
で、急激な消費電流の変動があった場合であっても、電
位の変動が抑制される。

【０００９】機能セルとして、大きな電流を取り扱う電
極、入出力バファなどを備えた入出力セルを用いること
により、大きな容量が確保される。もちろん、他の機能
セルを用いて電源キャパシタ部を構成することは可能で
ある。電極を用いる場合は、隣接する電極を異なる電位
に接続することにより、また、電極上に絶縁層を介して
新たに電極を形成し、異なる電位線を接続することによ
り電源キャパシタ部が構成される。さらに、電極が半導
体基板と絶縁層を介して形成されている場合は、半導体
基板との間にこの電源キャパシタ部を構成することが可
能であるなど電源キャパシタ部の構成方法は様々であ
る。また、ＭＩＳＦＥＴを用いて電源キャパシタ部を構
成することも可能であり、この場合は、ＭＩＳＦＥＴを
構成するウェル拡散層と、ゲート電極またはソース、ド
レイン領域を形成する電極拡散層とを用いることによ
り、ゲート酸化膜、あるいは、空乏層を介して電源キャ
パシタ部が形成される。

【００１０】

【実施例】以下に図面を参照して、本発明の実施例を説
明する。

【００１１】〔実施例１〕図１ないし３に、実施例１に
係る電極を用いて容量を構成した半導体装置を示してあ
る。本例の装置においては、半導体基板１の端部に配置
された電極のうち、未使用の電極２を用いてキャパシタ
２０が構成されている。この電極２は、基板１の端部に
沿って配置された電極列の１つの電極であって、配置ま
たは回路の構成上、未使用となっているものである。こ
れに対し、隣接する電極３は、入出力信号の授受に用い
られており、電極列に沿って配置されている電源供給線
１０および１１の下を通る、第１層目の配線層を用いて
形成されて信号配線４により内部の回路と接続されてい
る。

【００１２】本例の装置においては、基板１の端部に配
列された電極の内側に沿って、低電位の電源Ｖｓｓを供
給する電源配線１０と、高電位の電源Ｖｄｄを供給する
電源配線１１が順番に配置されている。これらの電源配
線１０、１１は、第２層目の配線層に形成されたアルミ
ニウム配線によって構成されており、この第２層目の配
線層は、絶縁層５を挟んで信号配線４あるいは電源配線
の支線が形成される第１層目の配線層上に積層されてい
る。さらに、この第１層目の配線層は、基板１上に絶縁
層５を挟んで形成されている。

【００１３】本例においては、未使用の電極２が、第１
層目の配線層と同様に基板１上に絶縁層５を挟んで形成
された第１の電極板２１と、この第１の電極板２１上に
さらに絶縁層５を挟んで形成された第２の電極板２２と
により構成されている。このため、電極２には絶縁層５
を挟んでキャパシタ２０が構成される。この第１の電極
板２１は、第１層目の配線層に形成された支線１３によ
り、コンタクトホール１４を介して第２層目の電源配線
１１と接続されている。また、第２の電極板２２は、第
２層目の配線層に形成された支線１２により電源配線１
０と接続されている。従って、キャパシタ２０の各極
が、異なる電位Ｖｓｓ、Ｖｄｄのそれぞれの電源に接続
されているので、キャパシタ２０により電源供給線１
０、１１に容量が付加されている。このため、電源供給
回路の容量が増加するので、先に（２）式を用いて説明
したように、急激な電流の消費が生じた場合であって
も、電源電位の変動を抑制できる。

【００１４】さらに、本例の装置においては、一般の半
導体装置と同様に、基板１は低電位Ｖｓｓに保持されて
いるので、この基板１と第１の電極板２１においても、
絶縁層５を挟んでキャパシタ３０が構成されている。こ
のため、キャパシタ３０の容量も、電源供給回路の容量
として付加されるので、さらに電源電位の変動を抑制す
ることが可能である。また、第１層目の配線層に形成さ
れたＶｄｄの支線１３と、基板１との間にもキャパシタ
３１が構成されているので、このキャパシタ３１の容量
も、電源供給回路の容量として付加され、電源電位の変
動を抑制する効果を有している。

【００１５】このように、未使用となっている電極を用
いてキャパシタを構成することにより、半導体装置の構
成、面積に影響を与えることなく、電源供給回路の容量
を増加することができる。従って、本例の半導体装置に
おいては、消費電流の変動があった場合であっても、電
源電位の変動は少ない。このため、半導体装置の微細化
が進み、集積密度が増加し、また、高速化して消費電流
の変動が大きくなっても、これに伴い生ずることの多い
電位の変動を抑制することができるので、誤動作が少な
く信頼性の高い半導体装置を実現することができる。

【００１６】なお、本例においては、未使用の電極が独
立している場合に基づき説明したが、複数の電極が未使
用となっている場合は、隣接する電極間でキャパシタを
構成しても良い。また、複数の電極を連結して面積の大
きなキャパシタを構成することも可能である。このよう
に、様々な方法で構成された容量を用いることが可能で
ある。

【００１７】〔実施例２〕図４に、未使用のＭＯＳを用
いて容量を構成した半導体装置の例を説明してある。本
例の装置においては、ＰチャネルＭＯＳ４０、およびＮ
チャネルＭＯＳ５０からなる相補型のＭＯＳＦＥＴの形
成された入出力セルにおいて、その一部のＭＯＳが論理
回路を構成する上において、未使用となっており、その
ＭＯＳを用いて電源供給回路の容量が構成されている。

【００１８】本例の装置に用いられている相補型のＭＯ
ＳＦＥＴは、Ｐ^-型の拡散層からなるＰ^-型ウェル４４
の表面に形成されたＮチャネルＭＯＳ４０と、Ｐ^-型ウ
ェル４４に隣接して形成されたＮ^-型の拡散層からなる
Ｎ^-型ウェル５４の表面に形成されたＰチャネルＭＯＳ
５０により構成されている。ＮチャネルＭＯＳ４０とＰ
チャネルＭＯＳ５０は、これらのＭＯＳの間に形成され
たシリコン酸化膜６０により素子分離されている。Ｎチ
ャネルＭＯＳ４０は、ウェル４４の表面に形成されたＮ
⁺型の拡散層によるソース領域４２、ドレイン領域４
３、さらにこれらの領域４２、４３の間にＮ型のチャネ
ルを形成するために、ゲート酸化膜４６を介して形成さ
れているゲート電極４１により構成されている。また、
ＰチャネルＭＯＳ５０は、ウェル５４の表面に形成され
たＰ⁺型の拡散層によるソース領域５２、ドレイン領域
５３、さらにこれらの領域５２、５３の間にＰ型のチャ
ネルを形成するために、ゲート酸化膜５６を介して形成
されているゲート電極５１により構成されている。さら
に、Ｐ^-型ウェル４４には、Ｐ型のストッパー層４５が
形成されており、Ｎ^-型ウェル５４には、Ｎ型のストッ
パ層５５が形成されている。

【００１９】本例においては、このような構成のＭＯＳ
４０、５０のうち、未使用なもののＰ⁺型のソース領域
５２、ドレイン領域５３、およびＰ型のストッパー層４
５に、低電位Ｖｓｓの電源配線１０が接続されている。
また、Ｎ⁺型のソース領域４２、ドレイン領域４３、お
よびＮ型のストッパ層５５に高電位Ｖｄｄの電源配線１
１が接続されている。従って、ストッパ層４５を介して
低電位Ｖｓｓとなっているウェル４４に、ソース領域４
２、ドレイン領域４３から空乏層４７が広がって容量が
構成される。また、ストッパ層５５を介して高電位Ｖｄ
ｄとなっているウェル５４に、ソース領域５２、ドレイ
ン領域５３から空乏層５７が広がって容量が構成され
る。さらに、ウェル４４と、ウェル５４の接合部におい
ても空乏層６１が広がって、容量が構成される。このよ
うに、本例においては、電源供給配線１０、１１に空乏
層４７、５７、６１が接続されるので、電源供給回路の
容量の増加を図ることができる。このため、実施例１と
同様に急激な消費電力の増加に対しても、電位の変動を
抑制でき、誤動作の発生が少なく、信頼性の高い半導体
装置を実現することができる。もちろん、未使用となっ
ているＭＯＳを用いて容量が構成されているので、半導
体装置の面積の増加を招くこともない。

【００２０】〔実施例３〕図５に本発明の実施例３に係
る半導体装置の構成を示してある。本例の装置も、実施
例２と同様に未使用のＭＯＳを用いて容量が構成されて
いる。本例の装置に用いられているＭＯＳ４０、５０の
構成は、実施例２のものと同一に付き、同じ番号を付し
て説明を省略する。

【００２１】本例においては、未使用となっている各Ｍ
ＯＳ４０、５０のゲート電極４１、５１を用いて容量が
形成されている。すなわち、ＭＯＳ４０においては、ゲ
ート電極４１に高電位Ｖｄｄの電源配線１１が接続され
ている。このため、ゲート電極４１と、低電位Ｖｓｓの
電源配線１０に接続されているＰ^-型ウェル４４とに挟
まれたゲート酸化膜４６によりキャパシタ４８が構成さ
れている。そして、ＭＯＳ５０においても、ゲート電極
５１に低電位Ｖｓｓの電源配線１０が接続されているの
で、ゲート電極５１と、高電位Ｖｄｄの電源配線１１に
接続されているＮ^-型ウェル５４とに挟まれたゲート酸
化膜５６によりキャパシタ５８が構成されている。

【００２２】また、ウェル４４とウェル５４との接合部
には、実施例２と同様に空乏層６１による容量も形成さ
れている。このため、本例の電源供給回路には、キャパ
シタ４８、５８、さらに、空乏層６１による容量が付加
されているので、電源電位の安定化が図られ、信頼性の
高い半導体装置を実現することができる。

【００２３】なお、上記の各実施例について説明した容
量を同時に構成し、電源供給回路の容量の増加を図るこ
とは勿論可能である。マスタースライス方式などにより
標準化された半導体装置における未使用率は、現状４０
％程度であり、従来、この未使用領域は、配線領域など
としてしか使用されていない。従って、上記の実施例に
説明したように、この論理回路の構成に使用されていな
い領域を電源供給回路の容量として用いることにより、
未使用領域の有効利用を図ることができる。さらに、こ
れらの未使用領域の接続方法によっては、集中的な容量
を得ることも可能であり、また、分散的な容量を得るこ
とも可能である。従って、論理回路における消費電流の
分布に適した電源キャパシタを形成することができる。
このようにして、電源電位の安定化を図ることができ
る。

【００２４】

【発明の効果】以上において説明したように、本発明に
おいては、論理回路の構成上、未使用であった機能セル
を用いて電源キャパシタ部を形成し、電源供給回路に容
量を付加することにより、電源電位の安定化を可能とし
ている。従って、急激な消費電流の増加に対しても、電
位の安定した電源を供給することができるので、信頼性
の高い半導体装置を実現することができる。さらに、回
路内の未使用の機能セルを用いて電源キャパシタ部を形
成しているので、消費電流の発生箇所の近傍に電源キャ
パシタ部を設定することが可能であり、回路の一部にお
いて発生した電圧降下が回路の他の部分に伝播すること
を防止することもできる。このように、本発明により、
半導体装置の面積を増加することなく、安定した電源の
供給が可能であるので、微細化の進んだ半導体基板を用
いて、高集積度で作動速度が速く、さらに、信頼性の高
い半導体装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る半導体装置において、
電源配線と電極の配置を示す説明図である。

【図２】図１に示す半導体装置の電極を用いて形成され
たキャパシタの構成を示す説明図である。

【図３】図２に示すキャパシタの構成を示す断面図であ
る。

【図４】本発明の実施例２に係るＭＯＳを用いて形成さ
れた容量の構成を示す断面図である。

【図５】本発明の実施例３に係るＭＯＳを用いて形成さ
れた容量の構成を示す断面図である。

【符号の説明】

１・・・半導体基板２、３・・・電極４・・・信号線５・・・絶縁層１０、１１、１２、１３・・・電源配線１４・・・コンタクトホール（ヴィアホール）２０、３０、３１・・・キャパシタ２１、２２・・・電極板４０・・・ＮチャネルＭＯＳ４０４１、５１・・・ゲート電極４１４２、５２・・・ソース領域４３、５３・・・ドレイン領域４４・・・Ｐ^-型ウェル４４４５、５５・・・ストッパ層４６、５６・・・ゲート酸化膜４７、５７、６１・・・空乏層４８、５８・・・キャパシタ５０・・・ＰチャネルＭＯＳ４０５４・・・Ｎ^-型ウェル４４６０・・・素子分離膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された複数の機能セ
ルを接続して論理回路を実現する半導体装置において、
前記論理回路に未使用の前記機能セルを用いて電源キャ
パシタ部が形成されていることを特徴とする半導体装
置。
【請求項２】請求項１において、前記機能セルは、入
出力セルであることを特徴とする半導体装置。
【請求項３】請求項２において、前記入出力セルを構
成する電極部分の少なくとも一部を用いて前記電源キャ
パシタ部が形成されていることを特徴とする半導体装
置。
【請求項４】請求項２または３において、前記入出力
セルを構成するＭＩＳＦＥＴの少なくとも一部を用いて
前記電源キャパシタ部が形成されていることを特徴とす
る半導体装置。
【請求項５】請求項４において、前記ＭＩＳＦＥＴの
ゲート電極と、このＭＩＳＦＥＴのウェル領域を構成す
るウェル拡散層とにより前記電源キャパシタ部が形成さ
れていることを特徴とする半導体装置。
【請求項６】請求項４において、前記ＭＩＳＦＥＴの
ドレイン領域またはソース領域の少なくとも何れか一方
を構成する電極拡散層と、このＭＩＳＦＥＴのウェル領
域を構成するウェル拡散層とにより前記電源キャパシタ
部が形成されていることを特徴とする半導体装置。