JPH05136830A - 線形送信回路 - Google Patents
線形送信回路Info
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- JPH05136830A JPH05136830A JP899591A JP899591A JPH05136830A JP H05136830 A JPH05136830 A JP H05136830A JP 899591 A JP899591 A JP 899591A JP 899591 A JP899591 A JP 899591A JP H05136830 A JPH05136830 A JP H05136830A
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Abstract
(57)【要約】
【目的】 本発明は出力段のＦＥＴ増幅回路に加えるド
レイン電圧を電圧制御データに従つて可変にする線形送
信回路に関し、どのような特性のＦＥＴ増幅回路に対し
ても正確な電圧制御データを提供でき、かつ該データの
温度補償が行えると共に、全体としてのＬＳＩ化が容易
な線形送信回路の提供を目的とする。 【構成】 送信信号Ｉ（ｔ）及びＱ（ｔ）に基づきその
直交振幅変調出力の包絡線に比例する疑似包絡線データ
ＳＥを生成し、このデータＳＥでＲＡＭ５００の電圧制
御データＲＤを読み出すと共に、このデータＲＤでＦＥ
Ｔ増幅回路２００に加えるドレイン電圧ＶDDを制御す
る。一方、この疑似包絡線データＳＥと出力信号Ｏ
（ｔ）より検出した包絡線データとの差を求めると共
に、該差に応じて前記ＲＡＭ５００の電圧制御データＲ
Ｄを補正したデータＷＤを求めてこれをＲＡＭ５００の
前記疑似包絡線データＳＥが指すアドレスに書き込む。
レイン電圧を電圧制御データに従つて可変にする線形送
信回路に関し、どのような特性のＦＥＴ増幅回路に対し
ても正確な電圧制御データを提供でき、かつ該データの
温度補償が行えると共に、全体としてのＬＳＩ化が容易
な線形送信回路の提供を目的とする。 【構成】 送信信号Ｉ（ｔ）及びＱ（ｔ）に基づきその
直交振幅変調出力の包絡線に比例する疑似包絡線データ
ＳＥを生成し、このデータＳＥでＲＡＭ５００の電圧制
御データＲＤを読み出すと共に、このデータＲＤでＦＥ
Ｔ増幅回路２００に加えるドレイン電圧ＶDDを制御す
る。一方、この疑似包絡線データＳＥと出力信号Ｏ
（ｔ）より検出した包絡線データとの差を求めると共
に、該差に応じて前記ＲＡＭ５００の電圧制御データＲ
Ｄを補正したデータＷＤを求めてこれをＲＡＭ５００の
前記疑似包絡線データＳＥが指すアドレスに書き込む。
Description
【０００１】
【産業上の利用分野】本発明は線形送信回路に関し、更
に詳しくは、出力段のＦＥＴ増幅回路に加えるドレイン
電圧を送信信号の包絡線変動に応じて可変にする線形送
信回路に関する。
に詳しくは、出力段のＦＥＴ増幅回路に加えるドレイン
電圧を送信信号の包絡線変動に応じて可変にする線形送
信回路に関する。
【０００２】今日、携帯電話等の移動無線装置において
は、電池で動作する必要から、その出力段で効率の高い
電力増幅を行うことが要望されている。
は、電池で動作する必要から、その出力段で効率の高い
電力増幅を行うことが要望されている。
【０００３】
【従来の技術】図６は従来の線形送信回路の回路図で、
図において１はカットオフ周波数がロールオフ整形又は
ルートロールオフ整形された送信ベースバンド信号Ｉ
（ｔ）及びＱ（ｔ）によりキャリア信号ｃｏｓωc ｔ及
びｓｉｎωc ｔを直交振幅変調（ＱＡＭ）する直交振幅
変調回路、２は直交振幅変調回路１の出力変調信号Ｍ
（ｔ）を後述の誤差信号ＤＥに従つて減衰させる可変減
衰器、３は可変減衰器２の出力信号Ｍ（ｔ）´を増幅す
るＦＥＴ増幅回路、４はＦＥＴ増幅回路３に加えるドレ
イン電圧ＶDDを後述の電圧制御データＲＤに従つて変化
させる可変電圧回路、５は前記ベースバンド信号Ｉ
（ｔ）及びＱ（ｔ）に基づいてその直交振幅変調出力の
包絡線に比例する疑似包絡線データＳＥを生成する包絡
線生成回路、６は前記疑似包絡線データＳＥに基づくイ
ンパルス信号を濾波等して疑似包絡線信号ＳＥ´を形成
する検波器、７はＦＥＴ増幅回路３の出力信号Ｏ（ｔ）
をダイオード検波して包絡線信号ＯＥ´を出力する検波
器、８は検波器６及び７の両出力の差を増幅した誤差信
号ＤＥを出力する演算増幅器、９は疑似包絡線データＳ
Ｅをアドレス入力として対応する電圧制御データＲＤを
読み出すＲＯＭである。
図において１はカットオフ周波数がロールオフ整形又は
ルートロールオフ整形された送信ベースバンド信号Ｉ
（ｔ）及びＱ（ｔ）によりキャリア信号ｃｏｓωc ｔ及
びｓｉｎωc ｔを直交振幅変調（ＱＡＭ）する直交振幅
変調回路、２は直交振幅変調回路１の出力変調信号Ｍ
（ｔ）を後述の誤差信号ＤＥに従つて減衰させる可変減
衰器、３は可変減衰器２の出力信号Ｍ（ｔ）´を増幅す
るＦＥＴ増幅回路、４はＦＥＴ増幅回路３に加えるドレ
イン電圧ＶDDを後述の電圧制御データＲＤに従つて変化
させる可変電圧回路、５は前記ベースバンド信号Ｉ
（ｔ）及びＱ（ｔ）に基づいてその直交振幅変調出力の
包絡線に比例する疑似包絡線データＳＥを生成する包絡
線生成回路、６は前記疑似包絡線データＳＥに基づくイ
ンパルス信号を濾波等して疑似包絡線信号ＳＥ´を形成
する検波器、７はＦＥＴ増幅回路３の出力信号Ｏ（ｔ）
をダイオード検波して包絡線信号ＯＥ´を出力する検波
器、８は検波器６及び７の両出力の差を増幅した誤差信
号ＤＥを出力する演算増幅器、９は疑似包絡線データＳ
Ｅをアドレス入力として対応する電圧制御データＲＤを
読み出すＲＯＭである。
【０００４】直交振幅変調回路１は、具体的には｛Ｉ
（ｔ）ｃｏｓωc ｔ−Ｑ（ｔ）ｓｉｎωc ｔ｝の直交振
幅変調を行う回路であり、その出力変調信号Ｍ（ｔ）は
｛（Ｉ 2 （ｔ）＋Ｑ2 （ｔ））1/2 ｃｏｓ（ωc ｔ＋φ
（ｔ））｝と表せ、但し、φ（ｔ）はｔａｎ-1（Ｑ
（ｔ）／Ｉ（ｔ））で、このうちの（Ｉ2 （ｔ）＋Ｑ2
（ｔ））1/2 は信号Ｉ（ｔ）とＱ（ｔ）との合成ベクト
ルの大きさを示し、かつ出力変調信号Ｍ（ｔ）の包絡線
信号の振幅に対応している。
（ｔ）ｃｏｓωc ｔ−Ｑ（ｔ）ｓｉｎωc ｔ｝の直交振
幅変調を行う回路であり、その出力変調信号Ｍ（ｔ）は
｛（Ｉ 2 （ｔ）＋Ｑ2 （ｔ））1/2 ｃｏｓ（ωc ｔ＋φ
（ｔ））｝と表せ、但し、φ（ｔ）はｔａｎ-1（Ｑ
（ｔ）／Ｉ（ｔ））で、このうちの（Ｉ2 （ｔ）＋Ｑ2
（ｔ））1/2 は信号Ｉ（ｔ）とＱ（ｔ）との合成ベクト
ルの大きさを示し、かつ出力変調信号Ｍ（ｔ）の包絡線
信号の振幅に対応している。
【０００５】図７はπ／４シフトＱＰＳＫを用いた場合
の図６の変調信号ベクトルの遷移を説明する図で、ここ
ではＩ，Ｑを座標軸とするＱＰＳＫ（各信号点を「〇」
で表す）と、Ｉ´，Ｑ´を座標軸とするＱＰＳＫ（各信
号点を「×」で表す）とが１ビット毎に交互に行われ
る。例えば、Ｉ，Ｑを座標軸とする（１，１）の信号点
からＩ´，Ｑ´を座標軸とする（−１，０）の信号点に
遷移した時は、その変調信号ベクトルは図７のから
を経てに遷移し、これに従つて包絡線信号の振幅も変
化する。
の図６の変調信号ベクトルの遷移を説明する図で、ここ
ではＩ，Ｑを座標軸とするＱＰＳＫ（各信号点を「〇」
で表す）と、Ｉ´，Ｑ´を座標軸とするＱＰＳＫ（各信
号点を「×」で表す）とが１ビット毎に交互に行われ
る。例えば、Ｉ，Ｑを座標軸とする（１，１）の信号点
からＩ´，Ｑ´を座標軸とする（−１，０）の信号点に
遷移した時は、その変調信号ベクトルは図７のから
を経てに遷移し、これに従つて包絡線信号の振幅も変
化する。
【０００６】図８は図７の直交振幅変調信号の一例を示
す図で、この直交振幅変調信号の包絡線の振幅は図７の
変調信号ベクトルの遷移に伴って変化することが解る。
そして、この包絡線の最大振幅と最小振幅との差は例え
ば出力において略１４ｄＢである。
す図で、この直交振幅変調信号の包絡線の振幅は図７の
変調信号ベクトルの遷移に伴って変化することが解る。
そして、この包絡線の最大振幅と最小振幅との差は例え
ば出力において略１４ｄＢである。
【０００７】図９は従来のＦＥＴ増幅回路の回路図で、
Ｃはカップリングコンデンサ、Ｒはゲートバイアス抵
抗、Ｑはガリウム砒素（Ｇa Ａs）等で作られたディプ
レッション型のＮチャネルＭＯＳＦＥＴ、Ｌはチョーク
である。
Ｃはカップリングコンデンサ、Ｒはゲートバイアス抵
抗、Ｑはガリウム砒素（Ｇa Ａs）等で作られたディプ
レッション型のＮチャネルＭＯＳＦＥＴ、Ｌはチョーク
である。
【０００８】図において、ＦＥＴ増幅回路３をＡＢ級又
はＢ級で動作させると共に、該ＦＥＴ増幅回路３に加え
るドレイン電圧ＶDDを送信信号Ｏ（ｔ）の包絡線変動に
応じて可変にすれば、該ＦＥＴ増幅回路３からは必要な
出力信号電力Ｐ0 が極めて高い効率で得られる。そこ
で、通常はこのドレイン電圧ＶDDは直交振幅変調信号Ｍ
（ｔ）の包絡線に比例するように制御されるが、図１０
の一例のＦＥＴ素子のドレイン特性に示すように、該Ｆ
ＥＴ素子に加えるドレイン電圧ＶDDが大きい動作領域で
は、そのドレイン電流ＩD （出力電力ＰO ）とドレイン
電圧ＶDDとが比例関係にないため、これを比例関係に補
正する必要がある。
はＢ級で動作させると共に、該ＦＥＴ増幅回路３に加え
るドレイン電圧ＶDDを送信信号Ｏ（ｔ）の包絡線変動に
応じて可変にすれば、該ＦＥＴ増幅回路３からは必要な
出力信号電力Ｐ0 が極めて高い効率で得られる。そこ
で、通常はこのドレイン電圧ＶDDは直交振幅変調信号Ｍ
（ｔ）の包絡線に比例するように制御されるが、図１０
の一例のＦＥＴ素子のドレイン特性に示すように、該Ｆ
ＥＴ素子に加えるドレイン電圧ＶDDが大きい動作領域で
は、そのドレイン電流ＩD （出力電力ＰO ）とドレイン
電圧ＶDDとが比例関係にないため、これを比例関係に補
正する必要がある。
【０００９】従来は、図６のＲＯＭ９によってドレイン
電圧ＶDDと出力電力ＰO とを比例させるような電圧制御
データＲＤを得ていた。しかし、ＦＥＴ増幅回路３のド
レイン電圧−出力電力特性は使用するＦＥＴ素子毎に異
なるので、従来はＦＥＴ素子毎に異なるＲＯＭが必要に
なり、製造時、試験時の工数が多くなっていた。
電圧ＶDDと出力電力ＰO とを比例させるような電圧制御
データＲＤを得ていた。しかし、ＦＥＴ増幅回路３のド
レイン電圧−出力電力特性は使用するＦＥＴ素子毎に異
なるので、従来はＦＥＴ素子毎に異なるＲＯＭが必要に
なり、製造時、試験時の工数が多くなっていた。
【００１０】また、ＦＥＴ素子は温度により特性が変化
するが、従来はＲＯＭを使用しているために電圧制御デ
ータＲＤが固定されてしまい、該電圧制御データＲＤの
温度補償が行えなかった。
するが、従来はＲＯＭを使用しているために電圧制御デ
ータＲＤが固定されてしまい、該電圧制御データＲＤの
温度補償が行えなかった。
【００１１】また、このような線形送信回路をＬＳＩ化
して装置を小形化しようとしても、従来はＲＯＭを使用
しているためにチップ毎に異なるＲＯＭを実装するのが
困難である上、ＲＯＭの実装密度があまり高くできない
こともあって、装置の小形化を困難にしていた。
して装置を小形化しようとしても、従来はＲＯＭを使用
しているためにチップ毎に異なるＲＯＭを実装するのが
困難である上、ＲＯＭの実装密度があまり高くできない
こともあって、装置の小形化を困難にしていた。
【００１２】
【発明が解決しようとする課題】上記のように従来の線
形送信回路では、電圧制御データＲＤをＲＯＭ９から得
ているので、ＦＥＴ素子毎に異なるＲＯＭが必要にな
り、また温度変化に対応できず、さらにＬＳＩ化が困難
であった。
形送信回路では、電圧制御データＲＤをＲＯＭ９から得
ているので、ＦＥＴ素子毎に異なるＲＯＭが必要にな
り、また温度変化に対応できず、さらにＬＳＩ化が困難
であった。
【００１３】本発明の目的は、どのような特性のＦＥＴ
増幅回路に対しても正確な電圧制御データを提供でき、
かつ該データの温度補償が行えると共に、全体としての
ＬＳＩ化が容易な線形送信回路を提供することにある。
増幅回路に対しても正確な電圧制御データを提供でき、
かつ該データの温度補償が行えると共に、全体としての
ＬＳＩ化が容易な線形送信回路を提供することにある。
【００１４】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明の線形送信回路は、直
交するキャリア信号ｉ（ｔ）及びｑ（ｔ）を送信ベース
バンド信号Ｉ（ｔ）及びＱ（ｔ）で直交振幅変調する直
交振幅変調回路１００と、該直交振幅変調回路１００の
出力変調信号Ｍ（ｔ）を増幅するＦＥＴ増幅回路２００
と、該ＦＥＴ増幅回路２００に加えるドレイン電圧ＶDD
を電圧制御データＲＤに従つて変化する可変電圧回路３
００とを備える線形送信回路において、前記送信ベース
バンド信号Ｉ（ｔ）及びＱ（ｔ）に基づいてその直交振
幅変調出力の包絡線に比例する疑似包絡線データＳＥを
生成する包絡線生成回路４００と、この疑似包絡線デー
タＳＥをアドレス入力として該アドレスの電圧制御デー
タＲＤを読み出すＲＡＭ５００と、前記疑似包絡線デー
タＳＥと前記ＦＥＴ増幅回路２００の出力信号Ｏ（ｔ）
より検出した該出力信号Ｏ（ｔ）の包絡線に比例する包
絡線データとの差を求めると共に、該差に応じて前記Ｒ
ＡＭ５００から読み出した電圧制御データＲＤを補正し
たデータＷＤを該ＲＡＭ５００に書き込むＲＡＭ更新回
路６００とを備える。
により解決される。即ち、本発明の線形送信回路は、直
交するキャリア信号ｉ（ｔ）及びｑ（ｔ）を送信ベース
バンド信号Ｉ（ｔ）及びＱ（ｔ）で直交振幅変調する直
交振幅変調回路１００と、該直交振幅変調回路１００の
出力変調信号Ｍ（ｔ）を増幅するＦＥＴ増幅回路２００
と、該ＦＥＴ増幅回路２００に加えるドレイン電圧ＶDD
を電圧制御データＲＤに従つて変化する可変電圧回路３
００とを備える線形送信回路において、前記送信ベース
バンド信号Ｉ（ｔ）及びＱ（ｔ）に基づいてその直交振
幅変調出力の包絡線に比例する疑似包絡線データＳＥを
生成する包絡線生成回路４００と、この疑似包絡線デー
タＳＥをアドレス入力として該アドレスの電圧制御デー
タＲＤを読み出すＲＡＭ５００と、前記疑似包絡線デー
タＳＥと前記ＦＥＴ増幅回路２００の出力信号Ｏ（ｔ）
より検出した該出力信号Ｏ（ｔ）の包絡線に比例する包
絡線データとの差を求めると共に、該差に応じて前記Ｒ
ＡＭ５００から読み出した電圧制御データＲＤを補正し
たデータＷＤを該ＲＡＭ５００に書き込むＲＡＭ更新回
路６００とを備える。
【００１５】
【作用】本発明の線形送信回路においては、送信ベース
バンド信号Ｉ（ｔ）及びＱ（ｔ）に基づいてその直交振
幅変調出力の包絡線に比例する疑似包絡線データＳＥを
生成し、該生成した疑似包絡線データＳＥをＲＡＭ５０
０のアドレス入力として該アドレスの電圧制御データＲ
Ｄを読み出すと共に、前記生成した疑似包絡線データＳ
ＥとＦＥＴ増幅回路２００の出力信号Ｏ（ｔ）より検出
した該出力信号Ｏ（ｔ）の包絡線に比例する包絡線デー
タとの差を求め、かつこの差に応じて前記ＲＡＭ５００
から読み出した電圧制御データＲＤを補正したデータＷ
Ｄを求めることにより、この補正データＷＤをＲＡＭ５
００に書き込んで電圧制御データＲＤの更新を行う。
バンド信号Ｉ（ｔ）及びＱ（ｔ）に基づいてその直交振
幅変調出力の包絡線に比例する疑似包絡線データＳＥを
生成し、該生成した疑似包絡線データＳＥをＲＡＭ５０
０のアドレス入力として該アドレスの電圧制御データＲ
Ｄを読み出すと共に、前記生成した疑似包絡線データＳ
ＥとＦＥＴ増幅回路２００の出力信号Ｏ（ｔ）より検出
した該出力信号Ｏ（ｔ）の包絡線に比例する包絡線デー
タとの差を求め、かつこの差に応じて前記ＲＡＭ５００
から読み出した電圧制御データＲＤを補正したデータＷ
Ｄを求めることにより、この補正データＷＤをＲＡＭ５
００に書き込んで電圧制御データＲＤの更新を行う。
【００１６】好ましくは、この電圧制御データＲＤの更
新処理を、本線形送信回路の電源投入時には、生成した
疑似包絡線データＳＥと出力から検出した包絡線データ
との差が略零になるまで集中的に行い、また本線形送信
回路の動作中は、該更新処理を間欠的に行うことによ
り、ＲＡＭ５００の電圧制御データＲＤの内容は常に本
線形送信回路の使用環境に応じた内容に収束し、これに
よりＦＥＴ増幅回路２００におけるドレイン電圧−出力
電力特性は常時補償された状態に保たれる。
新処理を、本線形送信回路の電源投入時には、生成した
疑似包絡線データＳＥと出力から検出した包絡線データ
との差が略零になるまで集中的に行い、また本線形送信
回路の動作中は、該更新処理を間欠的に行うことによ
り、ＲＡＭ５００の電圧制御データＲＤの内容は常に本
線形送信回路の使用環境に応じた内容に収束し、これに
よりＦＥＴ増幅回路２００におけるドレイン電圧−出力
電力特性は常時補償された状態に保たれる。
【００１７】
【実施例】以下、添付図面に従つて本発明による実施例
を詳細に説明する。図２は実施例の線形送信回路の回路
図で、全図を通して同一符号は同一又は相当部分を示
し、１は直交振幅変調回路（図１の１００）、２は可変
減衰器、３はＦＥＴ増幅回路（同２００）、４は可変電
圧回路（同３００）、５は包絡線生成回路（同４０
０）、６は検波器、７は検波器、８は演算増幅器、１０
は後述の書込制御回路からの制御信号Ｓ１に従つて演算
増幅器８の出力と所定電圧Ｖr とを切り替えるスイッチ
回路、１１は疑似包絡線データＳＥをアドレス入力とし
て該アドレスの電圧制御データＲＤを読み出すＲＡＭ
（同５００）、１２は疑似包絡線データＳＥと出力から
検出した包絡線データＯＥとの差△Ｅを求めると共に、
該差△ＥとＲＡＭ１１から読み出した電圧制御データＲ
Ｄとの和ＷＤを該ＲＡＭ１１に書き込むＲＡＭ更新回路
（同６００）である。
を詳細に説明する。図２は実施例の線形送信回路の回路
図で、全図を通して同一符号は同一又は相当部分を示
し、１は直交振幅変調回路（図１の１００）、２は可変
減衰器、３はＦＥＴ増幅回路（同２００）、４は可変電
圧回路（同３００）、５は包絡線生成回路（同４０
０）、６は検波器、７は検波器、８は演算増幅器、１０
は後述の書込制御回路からの制御信号Ｓ１に従つて演算
増幅器８の出力と所定電圧Ｖr とを切り替えるスイッチ
回路、１１は疑似包絡線データＳＥをアドレス入力とし
て該アドレスの電圧制御データＲＤを読み出すＲＡＭ
（同５００）、１２は疑似包絡線データＳＥと出力から
検出した包絡線データＯＥとの差△Ｅを求めると共に、
該差△ＥとＲＡＭ１１から読み出した電圧制御データＲ
Ｄとの和ＷＤを該ＲＡＭ１１に書き込むＲＡＭ更新回路
（同６００）である。
【００１８】またＲＡＭ更新回路１２において、１３は
Ａ／Ｄ変換器（Ａ／Ｄ）、１４は減算器、１５は加算
器、１６は書込制御回路である。図３は実施例のＲＡＭ
更新回路の動作タイミングチャートで、まず、包絡線生
成回路５は、信号Ｉ（ｔ）及びＱ（ｔ）を所定周期でサ
ンプリングしていると共に、これらの直交振幅変調出力
の包絡線に比例する疑似包絡線データＳＥn を、例えば
｛Ｋ×（Ｉ2 （ｔ）＋Ｑ2 （ｔ））1/2 ｝を行う演算回
路で求め、これをタイミング信号ＴＳと共に出力する。
ここで、定数Ｋは例えばＦＥＴ増幅回路３の電圧増幅度
である。
Ａ／Ｄ変換器（Ａ／Ｄ）、１４は減算器、１５は加算
器、１６は書込制御回路である。図３は実施例のＲＡＭ
更新回路の動作タイミングチャートで、まず、包絡線生
成回路５は、信号Ｉ（ｔ）及びＱ（ｔ）を所定周期でサ
ンプリングしていると共に、これらの直交振幅変調出力
の包絡線に比例する疑似包絡線データＳＥn を、例えば
｛Ｋ×（Ｉ2 （ｔ）＋Ｑ2 （ｔ））1/2 ｝を行う演算回
路で求め、これをタイミング信号ＴＳと共に出力する。
ここで、定数Ｋは例えばＦＥＴ増幅回路３の電圧増幅度
である。
【００１９】これにより、ＲＡＭ１１からはアドレスＳ
Ｅn に記憶されていた電圧制御データＲＤn が読み出さ
れ、可変電圧回路４は該電圧制御データＲＤn に対応す
るドレイン電圧ＶDDn を出力し、ＦＥＴ増幅回路３は該
ドレイン電圧ＶDDn の下で変調信号Ｍ（ｔ）´を増幅
し、検波器７からはこの時点の出力信号Ｏ（ｔ）に対応
する検波信号ＯＥ´が得られる。そして、Ａ／Ｄ変換器
１３はこの検波信号ＯＥ´をＡ／Ｄ変換して変換出力Ｏ
Ｅn を出力し、減算器１４は疑似包絡線データＳＥn と
該変換出力ＯＥn との差△Ｅn （＝ＳＥn −ＯＥn ）を
出力する。そして、この時点の電圧制御データＲＤn が
ＦＥＴ増幅回路３におけるドレイン電圧−出力電圧特性
を補償できていない場合は前記の差△Ｅn は零でなく、
加算器１５はこの差△Ｅn と現時点の電圧制御データＲ
Ｄn との和ＷＤn （＝ＲＤn ＋△Ｅ n ）を求め、そし
て、この和ＷＤn は書込制御回路１６からの書込パルス
信号ＷＰn によってＲＡＭ１１のアドレスＳＥn に書き
込まれる。これにより、ＲＡＭ１１のアドレスＳＥn の
電圧制御データＲＤはこれまでのＲＤn からＲＤn ´
（＝ＲＤn ＋△Ｅn ）に更新される。
Ｅn に記憶されていた電圧制御データＲＤn が読み出さ
れ、可変電圧回路４は該電圧制御データＲＤn に対応す
るドレイン電圧ＶDDn を出力し、ＦＥＴ増幅回路３は該
ドレイン電圧ＶDDn の下で変調信号Ｍ（ｔ）´を増幅
し、検波器７からはこの時点の出力信号Ｏ（ｔ）に対応
する検波信号ＯＥ´が得られる。そして、Ａ／Ｄ変換器
１３はこの検波信号ＯＥ´をＡ／Ｄ変換して変換出力Ｏ
Ｅn を出力し、減算器１４は疑似包絡線データＳＥn と
該変換出力ＯＥn との差△Ｅn （＝ＳＥn −ＯＥn ）を
出力する。そして、この時点の電圧制御データＲＤn が
ＦＥＴ増幅回路３におけるドレイン電圧−出力電圧特性
を補償できていない場合は前記の差△Ｅn は零でなく、
加算器１５はこの差△Ｅn と現時点の電圧制御データＲ
Ｄn との和ＷＤn （＝ＲＤn ＋△Ｅ n ）を求め、そし
て、この和ＷＤn は書込制御回路１６からの書込パルス
信号ＷＰn によってＲＡＭ１１のアドレスＳＥn に書き
込まれる。これにより、ＲＡＭ１１のアドレスＳＥn の
電圧制御データＲＤはこれまでのＲＤn からＲＤn ´
（＝ＲＤn ＋△Ｅn ）に更新される。
【００２０】こうして、アドレスＳＥn の電圧制御デー
タＲＤが更新されると、可変電圧回路４はＦＥＴ増幅回
路３に加えるドレイン電圧ＶDDをこれまでのＶDDn から
ＶDD n ´に変更し、これにより出力信号Ｏ（ｔ）の検波
信号ＯＥ´も図示の如く変化する。そして、Ａ／Ｄ変換
器１３は変化した検波信号ＯＥ´のＡ／Ｄ変換出力ＯＥ
n ´を出力するが、この例では、疑似包絡線データＳＥ
n と変換出力ＯＥn ´とが等しくなったために、減算器
１４はこれらの差△Ｅn ´＝０を出力する。そして、加
算器１５はこの差０とこの時点の電圧制御データＲＤn
´との和ＷＤn´（＝ＲＤn ´＋０）を求めるが、書込
制御回路１６は△Ｅn ´＝０を検出したことにより書込
パルス信号ＷＰn ´を出力しないので、このアドレスＳ
Ｅn におけるそれ以上の更新は行われないことになる。
タＲＤが更新されると、可変電圧回路４はＦＥＴ増幅回
路３に加えるドレイン電圧ＶDDをこれまでのＶDDn から
ＶDD n ´に変更し、これにより出力信号Ｏ（ｔ）の検波
信号ＯＥ´も図示の如く変化する。そして、Ａ／Ｄ変換
器１３は変化した検波信号ＯＥ´のＡ／Ｄ変換出力ＯＥ
n ´を出力するが、この例では、疑似包絡線データＳＥ
n と変換出力ＯＥn ´とが等しくなったために、減算器
１４はこれらの差△Ｅn ´＝０を出力する。そして、加
算器１５はこの差０とこの時点の電圧制御データＲＤn
´との和ＷＤn´（＝ＲＤn ´＋０）を求めるが、書込
制御回路１６は△Ｅn ´＝０を検出したことにより書込
パルス信号ＷＰn ´を出力しないので、このアドレスＳ
Ｅn におけるそれ以上の更新は行われないことになる。
【００２１】こうして、もし包絡線生成回路５による信
号Ｉ（ｔ）及びＱ（ｔ）のサンプリング周期が上記のＲ
ＡＭ１１の１更新サイクルよりも十分に長く取れる場合
には、１サンプリング期間中に３サイク以上の更新処理
を行うことも可能である。こうすれば１サンプリング期
間中に殆どの電圧制御データＲＤはその補償値に収束す
ることになる。また１サンプリング期間中に１サイクル
の更新処理しか行えないような場合でも、本線形送信回
路の動作中には、同一の疑似包絡線データＳＥ n が何度
も発生するから、ある期間にわたって上記の更新処理を
行えば、やがてアドレスＳＥn の電圧制御データＲＤは
その補償値に収束する。
号Ｉ（ｔ）及びＱ（ｔ）のサンプリング周期が上記のＲ
ＡＭ１１の１更新サイクルよりも十分に長く取れる場合
には、１サンプリング期間中に３サイク以上の更新処理
を行うことも可能である。こうすれば１サンプリング期
間中に殆どの電圧制御データＲＤはその補償値に収束す
ることになる。また１サンプリング期間中に１サイクル
の更新処理しか行えないような場合でも、本線形送信回
路の動作中には、同一の疑似包絡線データＳＥ n が何度
も発生するから、ある期間にわたって上記の更新処理を
行えば、やがてアドレスＳＥn の電圧制御データＲＤは
その補償値に収束する。
【００２２】さらに、包絡線生成回路５が次の信号Ｉ
（ｔ）及びＱ（ｔ）をサンプリングしてその疑似包絡線
データＳＥn+1 を出力すると、上記と同様にしてＲＡＭ
１１のアドレスＳＥn+1 の電圧制御データＲＤn+1 が更
新され、こうして本線形送信回路の動作中に発生する全
ての疑似包絡線データＳＥに対応してＲＡＭ１１のアド
レスＳＥの電圧制御データＲＤが更新される。
（ｔ）及びＱ（ｔ）をサンプリングしてその疑似包絡線
データＳＥn+1 を出力すると、上記と同様にしてＲＡＭ
１１のアドレスＳＥn+1 の電圧制御データＲＤn+1 が更
新され、こうして本線形送信回路の動作中に発生する全
ての疑似包絡線データＳＥに対応してＲＡＭ１１のアド
レスＳＥの電圧制御データＲＤが更新される。
【００２３】なお、上記のＲＡＭ更新動作を開始するに
当たり、書込制御回路１６が外部からの制御信号ＣＳ１
により付勢されると、該書込制御回路１６はまず制御信
号Ｓ１を出力してスイッチ回路１０の接点ｃを接点ｂに
接続し、これにより可変減衰器２に所定電圧Ｖr を加え
てその減衰量を一定にし、これにより該可変減衰器２が
上記の電圧制御データＲＤの更新処理に影響を与えない
ようにしている。そして、電圧制御データＲＤの更新処
理が終了し、書込制御回路１６が外部からの制御信号Ｃ
Ｓ１により消勢されると、該書込制御回路１６は制御信
号Ｓ１を出力してスイッチ回路１０の接点ｃを接点ａに
接続し、以後は図６の回路と同様の動作モードで動作す
る。
当たり、書込制御回路１６が外部からの制御信号ＣＳ１
により付勢されると、該書込制御回路１６はまず制御信
号Ｓ１を出力してスイッチ回路１０の接点ｃを接点ｂに
接続し、これにより可変減衰器２に所定電圧Ｖr を加え
てその減衰量を一定にし、これにより該可変減衰器２が
上記の電圧制御データＲＤの更新処理に影響を与えない
ようにしている。そして、電圧制御データＲＤの更新処
理が終了し、書込制御回路１６が外部からの制御信号Ｃ
Ｓ１により消勢されると、該書込制御回路１６は制御信
号Ｓ１を出力してスイッチ回路１０の接点ｃを接点ａに
接続し、以後は図６の回路と同様の動作モードで動作す
る。
【００２４】図４は他の実施例のＲＡＭ更新回路の回路
図で、図２と同一符号は同一又は相当部分を示し、１７
はＲＡＭ更新回路、１８は後述の書込制御回路からの制
御信号Ｓ２に従つて加算器１５の出力と疑似包絡線デー
タＳＥとを切り替えるスイッチ回路、１９は書込制御回
路である。
図で、図２と同一符号は同一又は相当部分を示し、１７
はＲＡＭ更新回路、１８は後述の書込制御回路からの制
御信号Ｓ２に従つて加算器１５の出力と疑似包絡線デー
タＳＥとを切り替えるスイッチ回路、１９は書込制御回
路である。
【００２５】例えば本線形送信回路に電源投入したこと
により書込制御回路１９が制御信号ＣＳ１で付勢される
と、該書込制御回路１９はまず制御信号Ｓ２を出力して
スイッチ回路１８の接点ｃと接点ｂとを接続し、これに
より疑似包絡線データＳＥはＲＡＭ１１のアドレス入力
端子ＡＤＤとデータ入力端子ＤＩとに入力する。
により書込制御回路１９が制御信号ＣＳ１で付勢される
と、該書込制御回路１９はまず制御信号Ｓ２を出力して
スイッチ回路１８の接点ｃと接点ｂとを接続し、これに
より疑似包絡線データＳＥはＲＡＭ１１のアドレス入力
端子ＡＤＤとデータ入力端子ＤＩとに入力する。
【００２６】従つて、その後に包絡線発生回路５から疑
似包絡線データＳＥが発生した時は、ＲＡＭ１１の疑似
包絡線データＳＥが指すアドレスにその疑似包絡線デー
タＳＥが書き込まれることとなり、これによりＲＡＭ１
１はとりあえず疑似包絡線データＳＥと同値の電圧制御
データＲＤを記憶することになる。
似包絡線データＳＥが発生した時は、ＲＡＭ１１の疑似
包絡線データＳＥが指すアドレスにその疑似包絡線デー
タＳＥが書き込まれることとなり、これによりＲＡＭ１
１はとりあえず疑似包絡線データＳＥと同値の電圧制御
データＲＤを記憶することになる。
【００２７】なお、その際には、実際の通信で発生する
全ての疑似包絡線データＳＥが所定期間内に集中的に発
生するように、即ち、所定期間内に符号（Ｉ，Ｑ）の全
ての組み合わせが生じるよう外部で符号系列を発生する
のが好ましい。これにより、ＲＡＭ１１の全使用エリア
は電源投入時に初期化されるので、その後に行われる図
３について述べたＲＡＭ１１の更新時間は著しく短縮さ
れることになる。
全ての疑似包絡線データＳＥが所定期間内に集中的に発
生するように、即ち、所定期間内に符号（Ｉ，Ｑ）の全
ての組み合わせが生じるよう外部で符号系列を発生する
のが好ましい。これにより、ＲＡＭ１１の全使用エリア
は電源投入時に初期化されるので、その後に行われる図
３について述べたＲＡＭ１１の更新時間は著しく短縮さ
れることになる。
【００２８】書込制御回路１９は、外部からの制御信号
ＣＳ１により消勢されると制御信号Ｓ２を出力してスイ
ッチ回路１８の接点ｃを接点ａに接続し、以後は図２の
回路と同様の動作モードで動作する。
ＣＳ１により消勢されると制御信号Ｓ２を出力してスイ
ッチ回路１８の接点ｃを接点ａに接続し、以後は図２の
回路と同様の動作モードで動作する。
【００２９】図５は他の実施例のＲＡＭ更新回路の回路
図で、２０は外部からの制御信号ＣＳ２に従つてＲＡＭ
更新回路１２又は１７に加える電源ＶCCを開閉するスイ
ッチ回路である。
図で、２０は外部からの制御信号ＣＳ２に従つてＲＡＭ
更新回路１２又は１７に加える電源ＶCCを開閉するスイ
ッチ回路である。
【００３０】図において、制御信号ＣＳ２を手操作又は
タイマ等により間欠的にＯＮとすれば、ＲＡＭ更新回路
１２又は１７には電圧制御データＲＤの更新を行なう時
のみ電源ＶCCを供給でき、これによりＲＡＭ更新回路１
２又は１７による電力消費が節約される。
タイマ等により間欠的にＯＮとすれば、ＲＡＭ更新回路
１２又は１７には電圧制御データＲＤの更新を行なう時
のみ電源ＶCCを供給でき、これによりＲＡＭ更新回路１
２又は１７による電力消費が節約される。
【００３１】
【発明の効果】以上述べた如く本発明によれば、疑似包
絡線データＳＥをアドレス入力として該アドレスの電圧
制御データＲＤを読み出すＲＡＭ５００と、この疑似包
絡線データＳＥとＦＥＴ増幅回路２００の出力信号Ｏ
（ｔ）より検出した該出力信号Ｏ（ｔ）の包絡線に比例
する包絡線データとの差を求めると共に、該差に応じて
前記ＲＡＭ５００から読み出した電圧制御データＲＤを
補正したデータＷＤを該ＲＡＭ５００に書き込むＲＡＭ
更新回路６００とを備えるので、ＦＥＴ増幅回路２００
のドレイン電圧−出力電力特性がＦＥＴ素子毎に異なっ
ても、また温度や経時変化等で変化しても、該ドレイン
電圧−出力電力特性が自動的に補償される効果がある。
絡線データＳＥをアドレス入力として該アドレスの電圧
制御データＲＤを読み出すＲＡＭ５００と、この疑似包
絡線データＳＥとＦＥＴ増幅回路２００の出力信号Ｏ
（ｔ）より検出した該出力信号Ｏ（ｔ）の包絡線に比例
する包絡線データとの差を求めると共に、該差に応じて
前記ＲＡＭ５００から読み出した電圧制御データＲＤを
補正したデータＷＤを該ＲＡＭ５００に書き込むＲＡＭ
更新回路６００とを備えるので、ＦＥＴ増幅回路２００
のドレイン電圧−出力電力特性がＦＥＴ素子毎に異なっ
ても、また温度や経時変化等で変化しても、該ドレイン
電圧−出力電力特性が自動的に補償される効果がある。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例の線形送信回路の回路図である。
【図３】図３は実施例のＲＡＭ更新回路の動作タイミン
グチャートである。
グチャートである。
【図４】図４は他の実施例のＲＡＭ更新回路の回路図で
ある。
ある。
【図５】図５は他の実施例のＲＡＭ更新回路の回路図で
ある。
ある。
【図６】図６は従来の線形送信回路の回路図である。
【図７】図７はπ／４シフトＱＰＳＫを用いた場合の図
６の変調信号ベクトルの遷移を説明する図である。
６の変調信号ベクトルの遷移を説明する図である。
【図８】図８は図７の直交振幅変調信号の一例を示す図
である。
である。
【図９】図９は従来のＦＥＴ増幅回路の回路図である。
【図１０】図１０は一例のＦＥＴ素子のドレイン特性を
示す図である。
示す図である。
１００ 直交振幅変調回路 ２００ ＦＥＴ増幅回路 ３００ 可変電圧回路 ４００ 包絡線生成回路 ５００ ＲＡＭ ６００ ＲＡＭ更新回路
Claims (3)
- 【請求項１】 直交するキャリア信号ｉ（ｔ）及びｑ
（ｔ）を送信ベースバンド信号Ｉ（ｔ）及びＱ（ｔ）で
直交振幅変調する直交振幅変調回路（１００）と、該直
交振幅変調回路（１００）の出力変調信号Ｍ（ｔ）を増
幅するＦＥＴ増幅回路（２００）と、該ＦＥＴ増幅回路
（２００）に加えるドレイン電圧ＶDDを電圧制御データ
ＲＤに従つて変化する可変電圧回路（３００）とを備え
る線形送信回路において、 前記送信ベースバンド信号Ｉ（ｔ）及びＱ（ｔ）に基づ
いてその直交振幅変調出力の包絡線に比例する疑似包絡
線データＳＥを生成する包絡線生成回路（４００）と、 前記疑似包絡線データＳＥをアドレス入力として該アド
レスの電圧制御データＲＤを読み出すＲＡＭ（５００）
と、 前記疑似包絡線データＳＥと前記ＦＥＴ増幅回路（２０
０）の出力信号Ｏ（ｔ）より検出した該出力信号Ｏ
（ｔ）の包絡線に比例する包絡線データとの差を求める
と共に、該差に応じて前記ＲＡＭ（５００）から読み出
した電圧制御データＲＤを補正したデータＷＤを該ＲＡ
Ｍ（５００）に書き込むＲＡＭ更新回路（６００）とを
備えることを特徴とする線形送信回路。 - 【請求項２】 前記ＲＡＭ更新回路（６００）は、前記
疑似包絡線データＳＥをアドレス入力とする前記ＲＡＭ
（５００）に該疑似包絡線データＳＥを書き込むＲＡＭ
初期化回路（１８，１９）を備えることを特徴とする請
求項１の線形送信回路。 - 【請求項３】 前記ＲＡＭ更新回路（６００）に対して
電源を間欠的に供給する電源制御回路（２０，ＣＳ２）
を備えることを特徴とする請求項１の線形送信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP899591A JPH05136830A (ja) | 1991-01-29 | 1991-01-29 | 線形送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP899591A JPH05136830A (ja) | 1991-01-29 | 1991-01-29 | 線形送信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136830A true JPH05136830A (ja) | 1993-06-01 |
Family
ID=11708273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP899591A Withdrawn JPH05136830A (ja) | 1991-01-29 | 1991-01-29 | 線形送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102768A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 送信器 |
| EP2083542A2 (en) | 2008-01-25 | 2009-07-29 | Fujitsu Limited | Power amplifying apparatus with bandwidth limitation processing on variable power supply |
-
1991
- 1991-01-29 JP JP899591A patent/JPH05136830A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102768A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 送信器 |
| EP2083542A2 (en) | 2008-01-25 | 2009-07-29 | Fujitsu Limited | Power amplifying apparatus with bandwidth limitation processing on variable power supply |
| US8489037B2 (en) | 2008-01-25 | 2013-07-16 | Fujitsu Limited | Power amplifying apparatus with bandwidth limitation processing on variable power supply |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |