JPH0513690A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0513690A JPH0513690A JP3000798A JP79891A JPH0513690A JP H0513690 A JPH0513690 A JP H0513690A JP 3000798 A JP3000798 A JP 3000798A JP 79891 A JP79891 A JP 79891A JP H0513690 A JPH0513690 A JP H0513690A
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- JP
- Japan
- Prior art keywords
- transistor
- base
- npn
- bipolar transistor
- circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000000630 rising effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】ＮＰＮ型バイポーラトランジスタＱ１を電源側
に配置し、Ｎチャンネル型ＭＯＳ電界効果トランジスタ
Ｎ1 を接地側に配置してトーテムポール型に接続する。
そして、ＮＰＮ型バイポーラトランジスタＱ1 のベース
・エミッタ間に抵抗Ｒ2 を接続する。又、このトランジ
スタのベースと接地端子２との間にＮチャンネル型ＭＯ
Ｓ電界効果トランジスタＮ2 からなるスイッチ回路を設
ける。 【効果】立下り時間が速く、消費電流が少なく、しかも
出力のＮＰＮ型バイポーラトランジスタＱ1 のベース・
エミッタ間にブレークダウンが起ることのない、高性能
なＢｉＣＭＯＳ回路を実現することができる。
に配置し、Ｎチャンネル型ＭＯＳ電界効果トランジスタ
Ｎ1 を接地側に配置してトーテムポール型に接続する。
そして、ＮＰＮ型バイポーラトランジスタＱ1 のベース
・エミッタ間に抵抗Ｒ2 を接続する。又、このトランジ
スタのベースと接地端子２との間にＮチャンネル型ＭＯ
Ｓ電界効果トランジスタＮ2 からなるスイッチ回路を設
ける。 【効果】立下り時間が速く、消費電流が少なく、しかも
出力のＮＰＮ型バイポーラトランジスタＱ1 のベース・
エミッタ間にブレークダウンが起ることのない、高性能
なＢｉＣＭＯＳ回路を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、バイポーラＣＭＯＳ（以後ＢｉＣＭＯＳと記
す）構成の出力回路の回路構成に関する。
し、特に、バイポーラＣＭＯＳ（以後ＢｉＣＭＯＳと記
す）構成の出力回路の回路構成に関する。
【０００２】
【従来の技術】従来のこの種の回路の一例の回路図を図
２（ａ）に示す。この回路では、出力段は、図に示すよ
うに、高位電源端子１と接地端子２との間にトーテムポ
ール型に接続されたＮＰＮバイポーラトランジスタＱ1
とＮチャンネルＭＯＳトランジスタＮ1 とからなる。出
力段の２つのトランジスタの接続点は、このＢｉＣＭＯ
Ｓ回路の出力端子３に接続されている。
２（ａ）に示す。この回路では、出力段は、図に示すよ
うに、高位電源端子１と接地端子２との間にトーテムポ
ール型に接続されたＮＰＮバイポーラトランジスタＱ1
とＮチャンネルＭＯＳトランジスタＮ1 とからなる。出
力段の２つのトランジスタの接続点は、このＢｉＣＭＯ
Ｓ回路の出力端子３に接続されている。
【０００３】出力段の前段には、ＰチャンネルＭＯＳト
ランジスタＰ1 とＮチャネルＭＯＳトラジスタＮ2 と
を、同じく、トーテムポール型に接続したＣＭＯＳ回路
が設けられている。このＣＭＯＳ回路は、Ｐチャンネル
ＭＯＳトランジスタＰ1 が出力段のＮＰＮバイポーラト
ランジスタＱ1 のベースに電荷を供給し、一方、Ｎチャ
ンネルＭＯＳトランジスタＮ2 がベース電荷を引き抜く
ことによって、出力段のＮＰＮバイポーラトランジスタ
Ｑ1 の動作状態を制御する。
ランジスタＰ1 とＮチャネルＭＯＳトラジスタＮ2 と
を、同じく、トーテムポール型に接続したＣＭＯＳ回路
が設けられている。このＣＭＯＳ回路は、Ｐチャンネル
ＭＯＳトランジスタＰ1 が出力段のＮＰＮバイポーラト
ランジスタＱ1 のベースに電荷を供給し、一方、Ｎチャ
ンネルＭＯＳトランジスタＮ2 がベース電荷を引き抜く
ことによって、出力段のＮＰＮバイポーラトランジスタ
Ｑ1 の動作状態を制御する。
【０００４】一方、出力段のＮチャンネルＭＯＳトラン
ジスタＮ1 のゲートとＣＭＯＳ回路の２つのＭＯＳトラ
ンジスタのゲートとは入力端子４に接続され、出力段の
ＮチャンネルＭＯＳトランジスタＮ1 のゲート電位は、
入力信号によって制御されている。
ジスタＮ1 のゲートとＣＭＯＳ回路の２つのＭＯＳトラ
ンジスタのゲートとは入力端子４に接続され、出力段の
ＮチャンネルＭＯＳトランジスタＮ1 のゲート電位は、
入力信号によって制御されている。
【０００５】図２（ｂ）に、従来のＢｉＣＭＯＳ回路の
他の例の回路図を示す。このＢｉＣＭＯＳ回路は、図２
（ａ）に示す回路では、出力段のＮＰＮバイポーラトラ
ンジスタＱ1 のベース電荷引き抜きを、ＮチャンネルＭ
ＯＳトラジスタＮ2 で行なっているのに対して、抵抗Ｒ
1 で行なうようにしたものであって、図２（ａ）に示す
ものよりも面積を小さくし、出力信号の振幅を大きく取
りたい場合に用いられる。
他の例の回路図を示す。このＢｉＣＭＯＳ回路は、図２
（ａ）に示す回路では、出力段のＮＰＮバイポーラトラ
ンジスタＱ1 のベース電荷引き抜きを、ＮチャンネルＭ
ＯＳトラジスタＮ2 で行なっているのに対して、抵抗Ｒ
1 で行なうようにしたものであって、図２（ａ）に示す
ものよりも面積を小さくし、出力信号の振幅を大きく取
りたい場合に用いられる。
【０００６】
【発明が解決しようとする課題】上述したように、図２
（ａ）に示す従来のＢｉＣＭＯＳ回路では、出力段のＮ
ＰＮバイポーラトランジスタＱ1 のベースに蓄積された
電荷の引抜きを、前段のＮチャンネルＭＯＳトランジス
タＮ2 でおこなっているので、ベース電荷を速く引き抜
くことができる。従って、この回路構成は、伝達遅延時
間の立下り時間を短かくするのに有利である。
（ａ）に示す従来のＢｉＣＭＯＳ回路では、出力段のＮ
ＰＮバイポーラトランジスタＱ1 のベースに蓄積された
電荷の引抜きを、前段のＮチャンネルＭＯＳトランジス
タＮ2 でおこなっているので、ベース電荷を速く引き抜
くことができる。従って、この回路構成は、伝達遅延時
間の立下り時間を短かくするのに有利である。
【０００７】しかし、この回路構成の場合、出力段のＮ
ＰＮバイポーラトランジスタＱ1 のベース電位が速く下
りすぎると、このトランジスタのベース・エミッタ間が
逆バイアスされてブレークダウンしてしまうことがあ
る。
ＰＮバイポーラトランジスタＱ1 のベース電位が速く下
りすぎると、このトランジスタのベース・エミッタ間が
逆バイアスされてブレークダウンしてしまうことがあ
る。
【０００８】このブレークダウンの現象は、近年、バイ
ポーラトランジスタが高速化されるのに伴ってベース・
エミッタ間の逆対圧が低下してきている状況のもとで
は、重大な問題である。
ポーラトランジスタが高速化されるのに伴ってベース・
エミッタ間の逆対圧が低下してきている状況のもとで
は、重大な問題である。
【０００９】一方、図２（ｂ）に示すＢｉＣＭＯＳ回路
の回路構成では、ＮＰＮバイポーラトランジスタＱ1 の
ベース・エミッタ間は常に順バイアスされているので、
上記のようなブレークダウン現象は起らないが、ＮＰＮ
バイポーラトランジスタＱ1 のベース電荷が抵抗Ｒ1 を
通して引き抜かれるため、この出力のトランジスタがタ
ーンオフする時間が長くなり、出力信号の立下り時間が
長くなってしまう。またその結果、高位電源端子１と接
地端子２との間の貫通電流も大きくなって、消費電流が
大きくなってしまうという欠点もある。
の回路構成では、ＮＰＮバイポーラトランジスタＱ1 の
ベース・エミッタ間は常に順バイアスされているので、
上記のようなブレークダウン現象は起らないが、ＮＰＮ
バイポーラトランジスタＱ1 のベース電荷が抵抗Ｒ1 を
通して引き抜かれるため、この出力のトランジスタがタ
ーンオフする時間が長くなり、出力信号の立下り時間が
長くなってしまう。またその結果、高位電源端子１と接
地端子２との間の貫通電流も大きくなって、消費電流が
大きくなってしまうという欠点もある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、ＮＰＮ型バイポーラトランジスタを電源側に配置
し、Ｎチャンネル型ＭＯＳ電界効果トランジスタを接地
側に配置してトーテムポール型に接続した出力段を含む
半導体集積回路であって、前記ＮＰＮ型バイポーラトラ
ンジスタのベース・エミッタ間には抵抗を接続し、前記
ＮＰＮ型バイパーラトランジスタのベースと接地電極と
の間にはＮチャンネル型ＭＯＳ電界効果トランジスタか
らなるスイッチ回路を設けたことを特徴とする。
は、ＮＰＮ型バイポーラトランジスタを電源側に配置
し、Ｎチャンネル型ＭＯＳ電界効果トランジスタを接地
側に配置してトーテムポール型に接続した出力段を含む
半導体集積回路であって、前記ＮＰＮ型バイポーラトラ
ンジスタのベース・エミッタ間には抵抗を接続し、前記
ＮＰＮ型バイパーラトランジスタのベースと接地電極と
の間にはＮチャンネル型ＭＯＳ電界効果トランジスタか
らなるスイッチ回路を設けたことを特徴とする。
【００１１】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
構成を示す回路図である。
を参照して説明する。図１は、本発明の一実施例の回路
構成を示す回路図である。
【００１２】本発明が、図２（ａ）に示す従来のＢｉＣ
ＭＯＳ回路と異なるのは、出力段のＮＰＮバイポーラト
ランジスタＱ1 のベース・エミッタ間に抵抗Ｒ2 を設け
た点である。尚、出力端子３に接続された容量ＣL は、
負荷としての容量を表すものである。
ＭＯＳ回路と異なるのは、出力段のＮＰＮバイポーラト
ランジスタＱ1 のベース・エミッタ間に抵抗Ｒ2 を設け
た点である。尚、出力端子３に接続された容量ＣL は、
負荷としての容量を表すものである。
【００１３】以下に、本実施例の回路動作について述べ
る。図１において、入力端子４の電位がロウレベルから
ハイレベルになると、出力段のＮチャンネルＭＯＳトラ
ジスタＮ1 及びその前段のＮチャンネルＭＯＳトラジス
タＮ2 がオンし、一方、ＰチャンネルＭＯＳトランジス
タＰ1 がオフ状態となる。
る。図１において、入力端子４の電位がロウレベルから
ハイレベルになると、出力段のＮチャンネルＭＯＳトラ
ジスタＮ1 及びその前段のＮチャンネルＭＯＳトラジス
タＮ2 がオンし、一方、ＰチャンネルＭＯＳトランジス
タＰ1 がオフ状態となる。
【００１４】この結果、出力段のＮＰＮバイポーラトラ
ジスタＱ1 のベースに蓄積された電荷は、Ｎチャンネル
ＭＯＳトランジスタＮ2 によって引き抜かれ、ベースの
電位は接地電位に近ずいていく。
ジスタＱ1 のベースに蓄積された電荷は、Ｎチャンネル
ＭＯＳトランジスタＮ2 によって引き抜かれ、ベースの
電位は接地電位に近ずいていく。
【００１５】この時、同時に、負荷の容量ＣL にたまっ
た電荷はＮチャンネルＭＯＳトランジスタＮ1 によって
放電されるが、抵抗Ｒ2 を通して、ＮチャンネルＭＯＳ
トランジスタＮ2 によっても引き抜かれる。
た電荷はＮチャンネルＭＯＳトランジスタＮ1 によって
放電されるが、抵抗Ｒ2 を通して、ＮチャンネルＭＯＳ
トランジスタＮ2 によっても引き抜かれる。
【００１６】このため、出力段のＮＰＮバイポーラトラ
ンジスタＱ1 のベース・エミッタ間に掛かる電圧は、抵
抗Ｒ2 の両端に掛かる電圧でクランプされることにな
る。
ンジスタＱ1 のベース・エミッタ間に掛かる電圧は、抵
抗Ｒ2 の両端に掛かる電圧でクランプされることにな
る。
【００１７】従って、本実施例では、ＮチャンネルＭＯ
ＳトランジスタＮ2の電流駆動能力と抵抗Ｒ2 の抵抗値
とを最適化することによって、ＮＰＮバイポーラトラン
ジスタＱ1 のベース・エミッタ間電圧を、ブレークダウ
ン電圧以下に抑制することができる。
ＳトランジスタＮ2の電流駆動能力と抵抗Ｒ2 の抵抗値
とを最適化することによって、ＮＰＮバイポーラトラン
ジスタＱ1 のベース・エミッタ間電圧を、ブレークダウ
ン電圧以下に抑制することができる。
【００１８】また、ＮＰＮバイポーラトランジスタＱ1
のベースに蓄積された電荷が、ＮチャンネルＭＯＳトラ
ンジスタＮ2 によって引き抜かれるため、出力のトラン
ジスタのターンオフ時間が、図２（ａ）に示す従来のＢ
ｉＣＭＯＳ回路と同等に短かく、貫通電流が増大するこ
とはない。
のベースに蓄積された電荷が、ＮチャンネルＭＯＳトラ
ンジスタＮ2 によって引き抜かれるため、出力のトラン
ジスタのターンオフ時間が、図２（ａ）に示す従来のＢ
ｉＣＭＯＳ回路と同等に短かく、貫通電流が増大するこ
とはない。
【００１９】
【発明の効果】以上説明したように、本発明では、トー
テムポールの上段に配置されたＮＰＮバイポーラトラン
ジスタのベース・エミッタ間に抵抗を接続し、更に、こ
のトラジスタのベース電荷を引き抜くためのＮチャンネ
ルＭＯＳトランジスタを設けている。
テムポールの上段に配置されたＮＰＮバイポーラトラン
ジスタのベース・エミッタ間に抵抗を接続し、更に、こ
のトラジスタのベース電荷を引き抜くためのＮチャンネ
ルＭＯＳトランジスタを設けている。
【００２０】この構成により、本発明によれば、立下り
時間が速く、消費電流が少なく、しかも出力のバイポー
ラトランジスタのベース・エミッタ間にブレークダウン
が起ることのない、高性能なＢｉＣＭＯＳ回路を実現す
ることができる。
時間が速く、消費電流が少なく、しかも出力のバイポー
ラトランジスタのベース・エミッタ間にブレークダウン
が起ることのない、高性能なＢｉＣＭＯＳ回路を実現す
ることができる。
【図１】本発明の一実施例の回路図である。
【図２】従来のＢｉＣＭＯＳ回路の一例の回路図および
他の例の回路図である。
他の例の回路図である。
１ 高位電源端子 ２ 接地端子 ３ 出力端子 ４ 入力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＮＰＮ型バイポーラトランジスタを電源
側に配置しＮチャンネル型ＭＯＳ電界効果トランジスタ
を接地側に配置してトーテムポール型に接続した出力段
を含む半導体集積回路であって、前記ＮＰＮ型バイポー
ラトランジスタのベース・エミッタ間に抵抗を接続し、
前記ＮＰＮ型バイパーラトランジスタのベースと接地電
極との間にＮチャンネル型ＭＯＳ電界効果トランジスタ
からなるスイッチ回路を設けたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000798A JPH0513690A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000798A JPH0513690A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513690A true JPH0513690A (ja) | 1993-01-22 |
Family
ID=11483703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000798A Pending JPH0513690A (ja) | 1991-01-09 | 1991-01-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513690A (ja) |
-
1991
- 1991-01-09 JP JP3000798A patent/JPH0513690A/ja active Pending
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