JPH0622326B2 - 論理ゲート回路 - Google Patents
論理ゲート回路Info
- Publication number
- JPH0622326B2 JPH0622326B2 JP59140536A JP14053684A JPH0622326B2 JP H0622326 B2 JPH0622326 B2 JP H0622326B2 JP 59140536 A JP59140536 A JP 59140536A JP 14053684 A JP14053684 A JP 14053684A JP H0622326 B2 JPH0622326 B2 JP H0622326B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- npn transistor
- source
- npn
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理ゲート回路に係り、特に、電界効果トラン
ジスタとバイポーラトランジスタを組合せた論理回路に
関する。
ジスタとバイポーラトランジスタを組合せた論理回路に
関する。
電界効果トランジスタとバイポーラトランジスタを組合
せた論理ゲート回路には、例えば、第２図に示す二入力
ＮＯＲゲート回路が公知である。この回路はＰＭＯＳ１
１と１２、ＮＭＯＳ２１と２２で二入力ＮＯＲの論理動
作を行ない、ＮＰＮトランジスタ、３１と３２で出力の
高負荷を高速に駆動できるようにしたものである。この
回路ではＮＰＮ３１と３２は前段のＭＯＳ論理により相
補動作を行なうが、それぞれがオンからオフにスイツチ
するとき、図示のように夫々のベース端子に形成される
寄与容量Ｃs1，Ｃs2に蓄積された電荷の放電パスが無い
ため、ＮＰＮ３１と３２がオフにスイツチする時間が長
くなる。このため、ＮＰＮ３１と３２がともにオンにな
つている状態が長く続き、スイツチング時間が遅くなる
だけでなく、消費電力も大きくなる。
せた論理ゲート回路には、例えば、第２図に示す二入力
ＮＯＲゲート回路が公知である。この回路はＰＭＯＳ１
１と１２、ＮＭＯＳ２１と２２で二入力ＮＯＲの論理動
作を行ない、ＮＰＮトランジスタ、３１と３２で出力の
高負荷を高速に駆動できるようにしたものである。この
回路ではＮＰＮ３１と３２は前段のＭＯＳ論理により相
補動作を行なうが、それぞれがオンからオフにスイツチ
するとき、図示のように夫々のベース端子に形成される
寄与容量Ｃs1，Ｃs2に蓄積された電荷の放電パスが無い
ため、ＮＰＮ３１と３２がオフにスイツチする時間が長
くなる。このため、ＮＰＮ３１と３２がともにオンにな
つている状態が長く続き、スイツチング時間が遅くなる
だけでなく、消費電力も大きくなる。
これらの問題を解決するものとしてし、発明者等は先に
特願昭57-119815号として、第３図に示す論理回路を提
案している。この回路は二入力ＮＯＲ回路の例である
が、第３図で、ＮＰＮ３１とＮＰＮ３２がオフにスイツ
チするとき、ベース領域の寄生容量に蓄積された電荷を
放電させる手段としてＮＰＮ３１とＮＰＮ３２の夫々の
ベースとエミツタ間に設けられる抵抗４１，４２と、相
補動作を行なうＰＭＯＳ１１，１２とＮＭＯＳ２，２２
と組合わせることにより、入力に応じていずれか一方の
ＮＰＮが動作し、他方のＮＰＮはベース電荷の放電が速
やかに行なわれ、オフになる。従つて、スイツチングの
過渡期のごく短い時間以外は余分な電源電流が流れない
というＣＭＯＳの特徴がそのまま維持され、出力はバイ
ポーラトランジスタによつて高負荷駆動能力を備え、負
荷によらず高速動作を実現できる。
特願昭57-119815号として、第３図に示す論理回路を提
案している。この回路は二入力ＮＯＲ回路の例である
が、第３図で、ＮＰＮ３１とＮＰＮ３２がオフにスイツ
チするとき、ベース領域の寄生容量に蓄積された電荷を
放電させる手段としてＮＰＮ３１とＮＰＮ３２の夫々の
ベースとエミツタ間に設けられる抵抗４１，４２と、相
補動作を行なうＰＭＯＳ１１，１２とＮＭＯＳ２，２２
と組合わせることにより、入力に応じていずれか一方の
ＮＰＮが動作し、他方のＮＰＮはベース電荷の放電が速
やかに行なわれ、オフになる。従つて、スイツチングの
過渡期のごく短い時間以外は余分な電源電流が流れない
というＣＭＯＳの特徴がそのまま維持され、出力はバイ
ポーラトランジスタによつて高負荷駆動能力を備え、負
荷によらず高速動作を実現できる。
しかし、第３図の回路では次のように問題がある。すな
わち、ＮＰＮ３１がオフとなり、ＮＰＮ３２がオンとな
つて出力が高レベルから低レベルにスイツチするとき、
ＮＰＮ３１のベース領域の蓄積電荷は抵抗４１を通して
放電されるため、抵抗４１が小さいほど放電は速やかに
行なわれる。一方、ＮＰＮ３１がオン，ＮＰＮ３２がオ
フになり、出力が低レベルから高レベルにスイツチする
とき、ＰＭＯＳ１１，１２を流れる電流はＮＰＮ３１の
ベースに流れ、抵抗４１にも分流する。従つて、この場
合、抵抗４１が大きいほどＮＰＮ３１のターンオンは速
くなる。従つて、ＮＰＮ３１のターン・オンとターン・
オフ特性を両立させるには、ターン・オフを速めるため
に抵抗４１を小さくしておき、ターン・オンの時は、抵
抗４１に分流する電流を見込んで、ＰＭＯＳ１１，１２
から大きな電流を供給してやらなければならない。この
ため、ＰＭＯＳ１１，１２のサイズが大きくなり、消費
電力が増大する欠点がある。
わち、ＮＰＮ３１がオフとなり、ＮＰＮ３２がオンとな
つて出力が高レベルから低レベルにスイツチするとき、
ＮＰＮ３１のベース領域の蓄積電荷は抵抗４１を通して
放電されるため、抵抗４１が小さいほど放電は速やかに
行なわれる。一方、ＮＰＮ３１がオン，ＮＰＮ３２がオ
フになり、出力が低レベルから高レベルにスイツチする
とき、ＰＭＯＳ１１，１２を流れる電流はＮＰＮ３１の
ベースに流れ、抵抗４１にも分流する。従つて、この場
合、抵抗４１が大きいほどＮＰＮ３１のターンオンは速
くなる。従つて、ＮＰＮ３１のターン・オンとターン・
オフ特性を両立させるには、ターン・オフを速めるため
に抵抗４１を小さくしておき、ターン・オンの時は、抵
抗４１に分流する電流を見込んで、ＰＭＯＳ１１，１２
から大きな電流を供給してやらなければならない。この
ため、ＰＭＯＳ１１，１２のサイズが大きくなり、消費
電力が増大する欠点がある。
本発明の目的は、高速化、低消費電力化、フル振幅化を
達成する電界効果トランジスタとバイポーラトランジス
タからなる論理ゲート回路を提供することにある。
達成する電界効果トランジスタとバイポーラトランジス
タからなる論理ゲート回路を提供することにある。
本発明の特徴は、コレクタが第１の電位部に、エミッタ
が出力にそれぞれ接続されたＮＰＮトランジスタと、ゲ
ートが入力に、ソース及びドレインが上記第１の電位部
と上記ＮＰＮトランジスタのベース間に接続される少な
くとも１つ以上のＰ型電界効果トランジスタを含むプル
アップ手段と、上記出力部と第２の電位部間に接続され
るプルダウン手段とからなる論理ゲート回路において、
ソースが上記ＮＰＮトランジスタのベースに接続され、
ドレインが上記出力部に接続され、ゲートが上記第２の
電位部に接続され、上記出力の立ち上がりの過渡期間に
は高抵抗から低抵抗へ変化し、上記出力の立ち下がりの
過渡期間には低抵抗から高抵抗に変化するＰ型電界効果
トランジスタを有することにある。
が出力にそれぞれ接続されたＮＰＮトランジスタと、ゲ
ートが入力に、ソース及びドレインが上記第１の電位部
と上記ＮＰＮトランジスタのベース間に接続される少な
くとも１つ以上のＰ型電界効果トランジスタを含むプル
アップ手段と、上記出力部と第２の電位部間に接続され
るプルダウン手段とからなる論理ゲート回路において、
ソースが上記ＮＰＮトランジスタのベースに接続され、
ドレインが上記出力部に接続され、ゲートが上記第２の
電位部に接続され、上記出力の立ち上がりの過渡期間に
は高抵抗から低抵抗へ変化し、上記出力の立ち下がりの
過渡期間には低抵抗から高抵抗に変化するＰ型電界効果
トランジスタを有することにある。
本願発明のＰ型電界効果トランジスタは、ゲートが第２
の電位部に接続されているので、つねにオン状態、すな
わち低抵抗状態にあるように考えられるが、厳密にいう
と、このＰ型電界効果トランジスタのオン・オフを決め
るのはソースとゲート間の電圧差である。
の電位部に接続されているので、つねにオン状態、すな
わち低抵抗状態にあるように考えられるが、厳密にいう
と、このＰ型電界効果トランジスタのオン・オフを決め
るのはソースとゲート間の電圧差である。
従つて、ＮＰＮトランジスタがオンからオフになる際に
は、最初、ソースに係る電圧は高いので、ソース・ゲー
ト間には電圧差があり、このＰ型電界効果トランジスタ
はオン状態、すなわち低抵抗状態である。ＮＰＮトラン
ジスタがオフになるにつれて、ソースに係る電圧は低く
なるのでソース・ゲート間には電圧差が無くなり、この
Ｐ型電界効果トランジスタはオフ状態、すなわち高抵抗
状態となる。これによって、ＮＰＮトランジスタの電荷
を高速に引き抜くことができるので、ＮＰＮトランジス
タを高速にオフにすることができる。
は、最初、ソースに係る電圧は高いので、ソース・ゲー
ト間には電圧差があり、このＰ型電界効果トランジスタ
はオン状態、すなわち低抵抗状態である。ＮＰＮトラン
ジスタがオフになるにつれて、ソースに係る電圧は低く
なるのでソース・ゲート間には電圧差が無くなり、この
Ｐ型電界効果トランジスタはオフ状態、すなわち高抵抗
状態となる。これによって、ＮＰＮトランジスタの電荷
を高速に引き抜くことができるので、ＮＰＮトランジス
タを高速にオフにすることができる。
次に、ＮＰＮトランジスタがオフからオンになる際に
は、最初、ソースに係る電圧は低いので、ソースーゲー
ト間には電圧差がなく、このＰ型電界効果トランジスタ
はオフ状態、すなわち高抵抗状態である。ＮＰＮトラン
ジスタがオンになるにつれて、ソースに係る電圧は高く
なるので、ソース・ゲート間には電圧差が生じ、このＰ
型電界効果トランジスタはオン状態、すなわち低抵抗状
態となる。これによって、ＮＰＮトランジスタからの出
力電圧はベース・エミッタ間の電圧より低い電圧である
が、このＰ型電界効果トランジスタがオン状態であるこ
とから、第１の電位を直接出力電圧にもって来ることが
できるので、フル振幅させることができる。
は、最初、ソースに係る電圧は低いので、ソースーゲー
ト間には電圧差がなく、このＰ型電界効果トランジスタ
はオフ状態、すなわち高抵抗状態である。ＮＰＮトラン
ジスタがオンになるにつれて、ソースに係る電圧は高く
なるので、ソース・ゲート間には電圧差が生じ、このＰ
型電界効果トランジスタはオン状態、すなわち低抵抗状
態となる。これによって、ＮＰＮトランジスタからの出
力電圧はベース・エミッタ間の電圧より低い電圧である
が、このＰ型電界効果トランジスタがオン状態であるこ
とから、第１の電位を直接出力電圧にもって来ることが
できるので、フル振幅させることができる。
以上から、貫通電流を流さない、低消費電力、高速かつ
フル振幅する論理ゲート回路を達成することができる。
フル振幅する論理ゲート回路を達成することができる。
第１図は本発明による二入力ＮＯＲゲートの実施例を示
す。図において１１，１２はＰＭＯＳでＰＭＯＳ１１の
ソースは第一の電位＋Ｖに接続され、ドレインはＰＭＯ
Ｓ１２のソースと接続され、ゲートは第一の入力Ａに接
続されている。ＰＭＯＳ１２のソースはＰＭＯＳ１１の
ドレインに接続され、ドレインは第一のＮＰＮ３１のベ
ースに接続され、ゲートは第二の入力Ｂに接続されてい
る。２１と２２はＮＭＯＳで夫々のドレインは出力に共
通接続され、夫々のソースは第二のＮＰＮのベースに共
通接続され、夫々のゲートは、第一の入力Ａと第二の入
力Ｂに接続される。また、第一のＮＰＮのコレクタは第
一の電位に、エミツタは出力に、ベースはＰＭＯＳ１２
のドレインに接続され、第二のＮＰＮのコレクタは出力
に、エミツタは第二の電位（接地）に、ベースはＮＭＯ
Ｓ２１，２１のドレインに接続され、抵抗４２は第二の
ＮＰＮのベースと第二の電位間に接続される。
す。図において１１，１２はＰＭＯＳでＰＭＯＳ１１の
ソースは第一の電位＋Ｖに接続され、ドレインはＰＭＯ
Ｓ１２のソースと接続され、ゲートは第一の入力Ａに接
続されている。ＰＭＯＳ１２のソースはＰＭＯＳ１１の
ドレインに接続され、ドレインは第一のＮＰＮ３１のベ
ースに接続され、ゲートは第二の入力Ｂに接続されてい
る。２１と２２はＮＭＯＳで夫々のドレインは出力に共
通接続され、夫々のソースは第二のＮＰＮのベースに共
通接続され、夫々のゲートは、第一の入力Ａと第二の入
力Ｂに接続される。また、第一のＮＰＮのコレクタは第
一の電位に、エミツタは出力に、ベースはＰＭＯＳ１２
のドレインに接続され、第二のＮＰＮのコレクタは出力
に、エミツタは第二の電位（接地）に、ベースはＮＭＯ
Ｓ２１，２１のドレインに接続され、抵抗４２は第二の
ＮＰＮのベースと第二の電位間に接続される。
さらに、ＰＭＯＳ５１のソースは第一のＮＰＮのベース
に、ドレインは出力に、ゲートは第二の電位にそれぞれ
接続される。
に、ドレインは出力に、ゲートは第二の電位にそれぞれ
接続される。
このように構成された本発明の回路動作は次のとおりで
ある。
ある。
いま、入力Ａ，Ｂが共に高レベルから低レベルにスイツ
チした場合、ＮＭＯＳ２１，２２がオフとなり、ＮＰＮ
３２もオフとなる。一方、ＰＭＯＳ１１，１２が共にオ
ンになり、電源＋ＶからＮＰＮ３１にベース電流を供給
し、ＮＰＮ３１をオンさせ、出力を低レベルから高レベ
ルにスイツチする。この立上りの初期の過程ではＰＭＯ
Ｓ５１のソースとゲート間のバイアスはほぼ零の状態に
なつている。従つて、ＮＰＮ３１のベース電位がＰＭＯ
Ｓ５１のスレツシヨールド電圧以下のとき、ＰＭＯＳ５
１はオフのままであり、ＰＭＯＳ１１，１２を流れる電
流はすべて、ＮＰＮ３１のベース領域の充電に使われ、
ＮＰＮ３１を急速にターン・オンさせる。
チした場合、ＮＭＯＳ２１，２２がオフとなり、ＮＰＮ
３２もオフとなる。一方、ＰＭＯＳ１１，１２が共にオ
ンになり、電源＋ＶからＮＰＮ３１にベース電流を供給
し、ＮＰＮ３１をオンさせ、出力を低レベルから高レベ
ルにスイツチする。この立上りの初期の過程ではＰＭＯ
Ｓ５１のソースとゲート間のバイアスはほぼ零の状態に
なつている。従つて、ＮＰＮ３１のベース電位がＰＭＯ
Ｓ５１のスレツシヨールド電圧以下のとき、ＰＭＯＳ５
１はオフのままであり、ＰＭＯＳ１１，１２を流れる電
流はすべて、ＮＰＮ３１のベース領域の充電に使われ、
ＮＰＮ３１を急速にターン・オンさせる。
さらに、ＮＰＮ３１による出力電位は、第１の電位より
ベース・エミッタ電圧分低くなる。しかし、このときに
は、ＮＰＮ３１のベース電位がＰＭＯＳ５１のスレツシ
ヨルド電圧以上になるので、ＰＭＯＳ５１がオンし、第
１の電位を出力端子に出力する。従って出力電位はフル
振幅することになる。
ベース・エミッタ電圧分低くなる。しかし、このときに
は、ＮＰＮ３１のベース電位がＰＭＯＳ５１のスレツシ
ヨルド電圧以上になるので、ＰＭＯＳ５１がオンし、第
１の電位を出力端子に出力する。従って出力電位はフル
振幅することになる。
次に入力Ａ，Ｂの少なくとも一つが低レベルから高レベ
ルにスイツチした場合、ＰＭＯＳ１１，１２の少くとも
一つがオフするため、ＮＰＮ３１もオフとなる。一方、
ＮＭＯＳ２１，２２の少くとも一つがオンするため、出
力からＮＭＯＳ２１，２２の少くても一つを通して第二
のＮＰＮのベースに電流が流れてＮＰＮ３２をオンする
ため、出力は高レベルから低レベルにスイツチする。こ
の立下りの初期の過程ではＰＭＯＳのソースは高電位で
あるため、ＰＭＯＳ５１のソースとゲート間のバイアス
は電源電圧とほぼ同じ大きさであるため、ＰＭＯＳ５１
を流れる電流は大きくなり、ＮＰＮ３１のベース領域の
蓄積電荷の放電が速くなり、ＮＰＮ３１を急速にターン
・オフさせる。
ルにスイツチした場合、ＰＭＯＳ１１，１２の少くとも
一つがオフするため、ＮＰＮ３１もオフとなる。一方、
ＮＭＯＳ２１，２２の少くとも一つがオンするため、出
力からＮＭＯＳ２１，２２の少くても一つを通して第二
のＮＰＮのベースに電流が流れてＮＰＮ３２をオンする
ため、出力は高レベルから低レベルにスイツチする。こ
の立下りの初期の過程ではＰＭＯＳのソースは高電位で
あるため、ＰＭＯＳ５１のソースとゲート間のバイアス
は電源電圧とほぼ同じ大きさであるため、ＰＭＯＳ５１
を流れる電流は大きくなり、ＮＰＮ３１のベース領域の
蓄積電荷の放電が速くなり、ＮＰＮ３１を急速にターン
・オフさせる。
本発明によれば、貫通電流を流さないので低消費電力と
なり、電荷の抜き抜きが高速であるので動作速度が高速
となり、かつ、フル振幅する電界効果トランジスタとバ
イポーラトランジスタからなる論理ゲート回路を実現す
ることができる。
なり、電荷の抜き抜きが高速であるので動作速度が高速
となり、かつ、フル振幅する電界効果トランジスタとバ
イポーラトランジスタからなる論理ゲート回路を実現す
ることができる。
第１図は本発明の一実施例の二入力ＮＯＲ回路図、第２
図，第３図は従来の二入力ＮＯＲ回路図である。 １１，１３……ＰＭＯＳトランジスタ、２１，２２……
ＮＭＯＳトランジスタ、３１，３２……ＮＰＮトランジ
スタ、４１，４２……抵抗、５１……ＰＭＯＳトランジ
スタ。
図，第３図は従来の二入力ＮＯＲ回路図である。 １１，１３……ＰＭＯＳトランジスタ、２１，２２……
ＮＭＯＳトランジスタ、３１，３２……ＮＰＮトランジ
スタ、４１，４２……抵抗、５１……ＰＭＯＳトランジ
スタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭59−79641（ＪＰ，Ａ)
Claims (3)
- 【請求項１】コレクタが第１の電位部に、エミッタが出
力にそれぞれ接続されたＮＰＮトランジスタと、 ゲートが入力に、ソース及びドレインが上記第１の電位
部と上記ＮＰＮトランジスタのベース間に接続される少
なくとも１つ以上のＰ型電界効果トランジスタを含むプ
ルアップ手段と、 上記出力と第２の電位部間に接続されるプルダウン手段
とからなる論理ゲート回路において、 ソースが上記ＮＰＮトランジスタのベースに接続され、
ドレインが上記出力部に接続され、ゲートが上記第２の
電位部に接続され、上記出力の立ち上がりの過渡期間に
は高抵抗から低抵抗へ変化し、上記出力の立ち下がりの
過渡期間には低抵抗から高抵抗に変化するＰ型電界効果
トランジスタを有することを特徴とする論理ゲート回
路。 - 【請求項２】コレクタが第１の電位部に、エミッタが出
力にそれぞれ接続された第１のＮＰＮトランジスタと、 コレクタが上記出力部に、エミッタが第２の電位部にそ
れぞれ接続された第２のＮＰＮトランジスタと、 各ゲートがそれぞれ異なる入力に、各ソース及びドレイ
ンが上記第１の電位部と上記第１のＮＰＮトランジスタ
のベース間に並列に接続されるＰ型電界効果トランジス
タと、 各ゲートがそれぞれ異なる上記入力に、各ドレイン及び
各ソースが上記第２のＮＰＮトランジスタの上記コレク
タとベース間に直列に接続されたＮ型電界効果トランジ
スタからなる論理ゲート回路において、 ソースが上記第１のＮＰＮトランジスタのベースに接続
され、ドレインが上記出力部に接続され、ゲートが上記
第２の電位部に接続され、上記出力の立ち上がりの過渡
期間には高抵抗から低抵抗へ変化し、上記出力の立ち下
がりの過渡期間には低抵抗から高抵抗に変化するＰ型電
界効果トランジスタを有することを特徴とする論理ゲー
ト回路。 - 【請求項３】コレクタが第１の電位部に、エミッタが出
力にそれぞれ接続された第１のＮＰＮトランジスタと、 コレクタが上記出力部に、エミッタが第２の電位部にそ
れぞれ接続された第２のＮＰＮトランジスタと、 各ゲートがそれぞれ異なる入力に、各ソース及びドレイ
ンが上記第１の電位部と上記第１のＮＰＮトランジスタ
のベース間に直列に接続されるＰ型電界効果トランジス
タと、 各ゲートがそれぞれ異なる上記入力に、各ドレイン及び
各ソースが上記第２のＮＰＮトランジスタの上記コレク
タとベース間に並列に接続されたＮ型電界効果トランジ
スタからなる論理ゲート回路において、 ソースが上記第１のＮＰＮトランジスタのベースに接続
され、ドレインが上記出力部に接続され、ゲートが上記
第２の電位部に接続され、上記出力の立ち上がりの過渡
期間には高抵抗から低抵抗へ変化し、上記出力の立ち下
がりの過渡期間には低抵抗から高抵抗に変化するＰ型電
界効果トランジスタを有することを特徴とする論理ゲー
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140536A JPH0622326B2 (ja) | 1984-07-09 | 1984-07-09 | 論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140536A JPH0622326B2 (ja) | 1984-07-09 | 1984-07-09 | 論理ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6120426A JPS6120426A (ja) | 1986-01-29 |
| JPH0622326B2 true JPH0622326B2 (ja) | 1994-03-23 |
Family
ID=15270950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140536A Expired - Lifetime JPH0622326B2 (ja) | 1984-07-09 | 1984-07-09 | 論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622326B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382122A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 論理回路 |
| JPH0795681B2 (ja) * | 1989-06-13 | 1995-10-11 | 三菱電機株式会社 | ＢｉＭＯＳ論理回路 |
| CN113472343B (zh) * | 2021-07-14 | 2024-07-23 | 山东大学 | 一种逻辑门的构建方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979641A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-07-09 JP JP59140536A patent/JPH0622326B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6120426A (ja) | 1986-01-29 |
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