JPH0513700A - 半導体集積回路装置及びその形成方法 - Google Patents
半導体集積回路装置及びその形成方法Info
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- JPH0513700A JPH0513700A JP3162914A JP16291491A JPH0513700A JP H0513700 A JPH0513700 A JP H0513700A JP 3162914 A JP3162914 A JP 3162914A JP 16291491 A JP16291491 A JP 16291491A JP H0513700 A JPH0513700 A JP H0513700A
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Abstract
(57)【要約】
【目的】下地の段差上部にＭＩＳＦＥＴを配置した半導
体集積回路装置において、前記ＭＩＳＦＥＴの電気的信
頼性を向上する。 【構成】下地絶縁体（４、８等）の第１領域上に下層突
起物（７、１３、８、１５等）が配置され、この下層突
起物上及び前記下地絶縁体の第１領域と隣接しかつ異な
る第２領域上に渡って、ＭＩＳＦＥＴＱのチャネル形成
領域２６Ｎとして使用される半導体層（多結晶珪素膜）
が配置される半導体集積回路装置において、前記ＭＩＳ
ＦＥＴＱのチャネル形成領域２６Ｎとして使用される半
導体層の第１領域での高さと第２領域での高さとの差を
前記下層突起物の高さに比べて小さく構成する。
体集積回路装置において、前記ＭＩＳＦＥＴの電気的信
頼性を向上する。 【構成】下地絶縁体（４、８等）の第１領域上に下層突
起物（７、１３、８、１５等）が配置され、この下層突
起物上及び前記下地絶縁体の第１領域と隣接しかつ異な
る第２領域上に渡って、ＭＩＳＦＥＴＱのチャネル形成
領域２６Ｎとして使用される半導体層（多結晶珪素膜）
が配置される半導体集積回路装置において、前記ＭＩＳ
ＦＥＴＱのチャネル形成領域２６Ｎとして使用される半
導体層の第１領域での高さと第２領域での高さとの差を
前記下層突起物の高さに比べて小さく構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、基板上に半導体素子の半導体層を構成する半導体
集積回路装置に適用して有効な技術に関するものであ
る。特に、本発明は ＳＲＡＭ（Ｓtatic Ｒandom Ａcce
ss Ｍemory）を備えた半導体集積回路装置に適用して有
効な技術に関するものである。
関し、基板上に半導体素子の半導体層を構成する半導体
集積回路装置に適用して有効な技術に関するものであ
る。特に、本発明は ＳＲＡＭ（Ｓtatic Ｒandom Ａcce
ss Ｍemory）を備えた半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】公知技術ではないが、先に出願された特
願平２−３０４５１号乃至特願平２−３０４５４号の夫
々に記載されるＳＲＡＭは ４［Ｍbit］の大容量を備え
る。このＳＲＡＭの １［bit］の情報を記憶するメモリ
セルは、相補型デ−タ線とワ−ド線との交差部毎に配置
され、フリップフロップ回路及び２個の転送用ＭＯＳＦ
ＥＴで構成される。
願平２−３０４５１号乃至特願平２−３０４５４号の夫
々に記載されるＳＲＡＭは ４［Ｍbit］の大容量を備え
る。このＳＲＡＭの １［bit］の情報を記憶するメモリ
セルは、相補型デ−タ線とワ−ド線との交差部毎に配置
され、フリップフロップ回路及び２個の転送用ＭＯＳＦ
ＥＴで構成される。
【０００３】このメモリセルの転送用ＭＯＳＦＥＴは、
フリップフロップ回路の入出力端子に一方の半導体領域
を接続し、相補性データ線に他方の半導体領域を接続
し、ワード線にゲート電極を接続する。
フリップフロップ回路の入出力端子に一方の半導体領域
を接続し、相補性データ線に他方の半導体領域を接続
し、ワード線にゲート電極を接続する。
【０００４】前記フリップフロップ回路は、情報蓄積部
として構成され、２個の駆動用ＭＯＳＦＥＴ及び２個の
負荷素子で構成される。
として構成され、２個の駆動用ＭＯＳＦＥＴ及び２個の
負荷素子で構成される。
【０００５】駆動用ＭＯＳＦＥＴは、一方の転送用ＭＯ
ＳＦＥＴの一方の半導体領域にドレイン領域を接続し、
基準電源（接地電位）にソース領域を接続する。駆動用
ＭＯＳＦＥＴのゲート電極は他方の転送用ＭＯＳＦＥＴ
の一方の半導体領域に接続される。駆動用ＭＯＳＦＥＴ
はｎチャネル導電型で構成される。
ＳＦＥＴの一方の半導体領域にドレイン領域を接続し、
基準電源（接地電位）にソース領域を接続する。駆動用
ＭＯＳＦＥＴのゲート電極は他方の転送用ＭＯＳＦＥＴ
の一方の半導体領域に接続される。駆動用ＭＯＳＦＥＴ
はｎチャネル導電型で構成される。
【０００６】負荷素子は、低消費電力化を主目的とし
て、ｐチャネルＭＯＳＦＥＴが使用される。つまり、メ
モリセルは完全ＣＭＯＳ（フルＣＭＯＳ）で構成され
る。このｐチャネルＭＯＳＦＥＴは、一方の転送用ＭＯ
ＳＦＥＴの一方の半導体領域にドレイン領域を接続し、
動作電源（電源電位）にソース領域を接続する。ｐチャ
ネルＭＯＳＦＥＴのゲート電極は他方の転送用ＭＯＳＦ
ＥＴの一方の半導体領域に接続される。
て、ｐチャネルＭＯＳＦＥＴが使用される。つまり、メ
モリセルは完全ＣＭＯＳ（フルＣＭＯＳ）で構成され
る。このｐチャネルＭＯＳＦＥＴは、一方の転送用ＭＯ
ＳＦＥＴの一方の半導体領域にドレイン領域を接続し、
動作電源（電源電位）にソース領域を接続する。ｐチャ
ネルＭＯＳＦＥＴのゲート電極は他方の転送用ＭＯＳＦ
ＥＴの一方の半導体領域に接続される。
【０００７】前記ＳＲＡＭは、４層のゲート材及び２層
の配線材、合計６層の導電層を備えて構成される。
の配線材、合計６層の導電層を備えて構成される。
【０００８】メモリセルの転送用ＭＯＳＦＥＴ、駆動用
ＭＯＳＦＥＴはいずれも半導体基板の主面（実際にはウ
エル領域の主面）に構成され、転送用ＭＯＳＦＥＴの一
方の半導体領域、駆動用ＭＯＳＦＥＴのドレイン領域の
夫々は共用される。駆動用ＭＯＳＦＥＴのゲート電極は
製造プロセスにおける第１層目ゲート材形成工程で形成
される。転送用ＭＯＳＦＥＴのゲート電極及びワード線
は第２層目ゲート材形成工程で形成される。
ＭＯＳＦＥＴはいずれも半導体基板の主面（実際にはウ
エル領域の主面）に構成され、転送用ＭＯＳＦＥＴの一
方の半導体領域、駆動用ＭＯＳＦＥＴのドレイン領域の
夫々は共用される。駆動用ＭＯＳＦＥＴのゲート電極は
製造プロセスにおける第１層目ゲート材形成工程で形成
される。転送用ＭＯＳＦＥＴのゲート電極及びワード線
は第２層目ゲート材形成工程で形成される。
【０００９】負荷素子であるｐチャネルＭＯＳＦＥＴ
は、駆動用ＭＯＳＦＥＴ上に配置され、ゲート電極を第
３層目ゲート材形成工程で形成し、チャネル形成領域、
ソース領域及びドレイン領域を第４層目ゲート材形成工
程で形成する。ｐチャネルＭＯＳＦＥＴのゲート電極
（第３層目ゲート材）とチャネル形成領域、ソース領域
及びドレイン領域（第４層目ゲート材）との間にはゲー
ト絶縁膜が形成される。
は、駆動用ＭＯＳＦＥＴ上に配置され、ゲート電極を第
３層目ゲート材形成工程で形成し、チャネル形成領域、
ソース領域及びドレイン領域を第４層目ゲート材形成工
程で形成する。ｐチャネルＭＯＳＦＥＴのゲート電極
（第３層目ゲート材）とチャネル形成領域、ソース領域
及びドレイン領域（第４層目ゲート材）との間にはゲー
ト絶縁膜が形成される。
【００１０】このように構成されるＳＲＡＭは、メモリ
セルの転送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴの各々
の一部が共用され、しかも負荷素子としてのｐチャネル
ＭＯＳＦＥＴが駆動用ＭＯＳＦＥＴの上部に配置される
ので、メモリセルの占有面積が縮小され、高集積化を図
れる特徴がある。
セルの転送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴの各々
の一部が共用され、しかも負荷素子としてのｐチャネル
ＭＯＳＦＥＴが駆動用ＭＯＳＦＥＴの上部に配置される
ので、メモリセルの占有面積が縮小され、高集積化を図
れる特徴がある。
【００１１】
【発明が解決しようとする課題】本発明者は、前述の大
容量を備えたＳＲＡＭの開発に先き立ち、下記の問題点
を見出した。
容量を備えたＳＲＡＭの開発に先き立ち、下記の問題点
を見出した。
【００１２】（１）前記ＳＲＡＭのメモリセルの負荷素
子としてのｐチャネルＭＯＳＦＥＴは、ソース領域−ド
レイン領域間のリーク電流量の低減を主目的として、チ
ャネル形成領域が薄膜化例えば転送用ＭＯＳＦＥＴのゲ
ート電極に比べて薄膜化される。つまり、チャネル形成
領域、ソース領域及びドレイン領域を形成する、製造プ
ロセスにおける第４層目ゲート材自体が薄膜化される。
第４層目ゲート材はＣＶＤ法で堆積された多結晶珪素膜
が使用される。
子としてのｐチャネルＭＯＳＦＥＴは、ソース領域−ド
レイン領域間のリーク電流量の低減を主目的として、チ
ャネル形成領域が薄膜化例えば転送用ＭＯＳＦＥＴのゲ
ート電極に比べて薄膜化される。つまり、チャネル形成
領域、ソース領域及びドレイン領域を形成する、製造プ
ロセスにおける第４層目ゲート材自体が薄膜化される。
第４層目ゲート材はＣＶＤ法で堆積された多結晶珪素膜
が使用される。
【００１３】このｐチャネルＭＯＳＦＥＴのチャネル形
成領域は、下地段差形状、特に駆動用ＭＯＳＦＥＴのゲ
ート電極（第２層目ゲート材）、ｐチャネルＭＯＳＦＥ
Ｔのゲート電極（第３層目ゲート材）等の下層突起物の
膜厚に相当する段差形状（下層突起物の上面及び側面）
に沿って形成される。前述のＳＲＡＭのメモリセルは、
駆動用ＭＯＳＦＥＴのゲート電極を一方の電極とし、ｐ
チャネルＭＯＳＦＥＴのゲート電極を他方の電極とし、
両者間に誘電体膜を介在した容量素子が構成される。こ
の容量素子は情報蓄積部の情報蓄積電荷量の増加を主目
的として構成され、この容量素子の誘電体膜は電荷蓄積
量の増加を目的として薄膜化される。この結果、前述の
下層突起物の形状が忠実に上層に転写され、チャネル形
成領域の下地の段差形状つまりｐチャネルＭＯＳＦＥＴ
のゲート絶縁膜の表面の段差が大きくなる。
成領域は、下地段差形状、特に駆動用ＭＯＳＦＥＴのゲ
ート電極（第２層目ゲート材）、ｐチャネルＭＯＳＦＥ
Ｔのゲート電極（第３層目ゲート材）等の下層突起物の
膜厚に相当する段差形状（下層突起物の上面及び側面）
に沿って形成される。前述のＳＲＡＭのメモリセルは、
駆動用ＭＯＳＦＥＴのゲート電極を一方の電極とし、ｐ
チャネルＭＯＳＦＥＴのゲート電極を他方の電極とし、
両者間に誘電体膜を介在した容量素子が構成される。こ
の容量素子は情報蓄積部の情報蓄積電荷量の増加を主目
的として構成され、この容量素子の誘電体膜は電荷蓄積
量の増加を目的として薄膜化される。この結果、前述の
下層突起物の形状が忠実に上層に転写され、チャネル形
成領域の下地の段差形状つまりｐチャネルＭＯＳＦＥＴ
のゲート絶縁膜の表面の段差が大きくなる。
【００１４】このため、ｐチャネルＭＯＳＦＥＴのチャ
ネル形成領域が下地の段差形状の段差の領域に渡って形
成されると、段差の高さに段差を渡った数を乗じた分、
チャネル形成領域の長さ（チャネル長）が変動する。
ネル形成領域が下地の段差形状の段差の領域に渡って形
成されると、段差の高さに段差を渡った数を乗じた分、
チャネル形成領域の長さ（チャネル長）が変動する。
【００１５】前記ｐチャネルＭＯＳＦＥＴは、ソース領
域−ドレイン領域間のパンチスルー耐圧を向上し、メモ
リセルの占有面積の縮小を主目的として、ドレイン領域
側にオフセット構造が採用される。前述のｐチャネルＭ
ＯＳＦＥＴのチャネル形成領域の長さの変動は、オフセ
ット構造を採用するｐチャネルＭＯＳＦＥＴにおいて、
オフセット長の変動になる。
域−ドレイン領域間のパンチスルー耐圧を向上し、メモ
リセルの占有面積の縮小を主目的として、ドレイン領域
側にオフセット構造が採用される。前述のｐチャネルＭ
ＯＳＦＥＴのチャネル形成領域の長さの変動は、オフセ
ット構造を採用するｐチャネルＭＯＳＦＥＴにおいて、
オフセット長の変動になる。
【００１６】このｐチャネルＭＯＳＦＥＴのオフセット
長が変動により長くなる場合、メモリセルの情報蓄積部
への電源の供給が不足し、記憶された情報が反転する
等、データリテンション特性の不良が発生し、ＳＲＡＭ
の動作上の信頼性が低下する。また、ｐチャネルＭＯＳ
ＦＥＴのオフセット長が変動により短くなる場合、メモ
リセルの情報蓄積部へ電流が過剰に流れ、スタンバイ電
流量が増大するので、ＳＲＡＭの消費電力が増大する。
長が変動により長くなる場合、メモリセルの情報蓄積部
への電源の供給が不足し、記憶された情報が反転する
等、データリテンション特性の不良が発生し、ＳＲＡＭ
の動作上の信頼性が低下する。また、ｐチャネルＭＯＳ
ＦＥＴのオフセット長が変動により短くなる場合、メモ
リセルの情報蓄積部へ電流が過剰に流れ、スタンバイ電
流量が増大するので、ＳＲＡＭの消費電力が増大する。
【００１７】（２）前述のように、メモリセルの負荷素
子としてのｐチャネルＭＯＳＦＥＴは、チャネル形成領
域が薄膜化されるが、これに併せて、ゲート電極からの
電界効果を高め、導通特性（ＯＮ特性）を向上する目的
で、ゲート絶縁膜も薄膜化される。ｐチャネルＭＯＳＦ
ＥＴのチャネル形成領域、ソース領域及びドレイン領域
を形成する多結晶珪素膜は下地の段差形状に沿ってほぼ
均一な膜厚で形成される。しかしながら、この結果、多
結晶珪素膜は、平担な領域つまり下地の段差形状の上
面、下面のいずれの領域においても薄い膜厚で形成され
るが、段差の領域においては、下層突起物の高さに相当
する分、膜厚が見かけ上厚くなる。
子としてのｐチャネルＭＯＳＦＥＴは、チャネル形成領
域が薄膜化されるが、これに併せて、ゲート電極からの
電界効果を高め、導通特性（ＯＮ特性）を向上する目的
で、ゲート絶縁膜も薄膜化される。ｐチャネルＭＯＳＦ
ＥＴのチャネル形成領域、ソース領域及びドレイン領域
を形成する多結晶珪素膜は下地の段差形状に沿ってほぼ
均一な膜厚で形成される。しかしながら、この結果、多
結晶珪素膜は、平担な領域つまり下地の段差形状の上
面、下面のいずれの領域においても薄い膜厚で形成され
るが、段差の領域においては、下層突起物の高さに相当
する分、膜厚が見かけ上厚くなる。
【００１８】前記多結晶珪素膜はフォトリソグラフィ技
術及び微細化を主目的としてＲＩＥ等の異方性エッチン
グ技術でパターンニングされるので、多結晶珪素膜の下
地の段差形状に基づく膜厚のばらつきは、不要領域の完
全な除去を目的としてオーバエッチングが必要となる。
このため、多結晶珪素膜のパターンニング工程におい
て、多結晶珪素膜の平担な領域の不要領域を除去した
後、この除去された領域に露出する薄膜化されたゲート
絶縁膜にオーバエッチングが行われ、さらに下地の絶縁
膜にもオーバエッチングが行われる。
術及び微細化を主目的としてＲＩＥ等の異方性エッチン
グ技術でパターンニングされるので、多結晶珪素膜の下
地の段差形状に基づく膜厚のばらつきは、不要領域の完
全な除去を目的としてオーバエッチングが必要となる。
このため、多結晶珪素膜のパターンニング工程におい
て、多結晶珪素膜の平担な領域の不要領域を除去した
後、この除去された領域に露出する薄膜化されたゲート
絶縁膜にオーバエッチングが行われ、さらに下地の絶縁
膜にもオーバエッチングが行われる。
【００１９】本発明者が行った試作の結果によれば、多
結晶珪素膜のパターンニングに約３５０〜４５０［％］
のオーバエッチング量が必要とされ、ゲート絶縁膜及び
その下層の絶縁膜ではエッチングストッパ層としての機
能を確保できない事実が確認された。
結晶珪素膜のパターンニングに約３５０〜４５０［％］
のオーバエッチング量が必要とされ、ゲート絶縁膜及び
その下層の絶縁膜ではエッチングストッパ層としての機
能を確保できない事実が確認された。
【００２０】前述のゲート絶縁膜にオーバエッチングが
行われると、ｐチャネルＭＯＳＦＥＴのゲート電極が露
出し、又下地の絶縁膜にオーバエッチングが行われる
と、転送用ＭＯＳＦＥＴ若しくは駆動用ＭＯＳＦＥＴの
ゲート電極が露出する。この結果、これらの露出された
ゲート電極のいずれかと、ｐチャネルＭＯＳＦＥＴのチ
ャネル形成領域、ソース領域、ドレイン領域のいずれか
との間で短絡等の不良が発生する。
行われると、ｐチャネルＭＯＳＦＥＴのゲート電極が露
出し、又下地の絶縁膜にオーバエッチングが行われる
と、転送用ＭＯＳＦＥＴ若しくは駆動用ＭＯＳＦＥＴの
ゲート電極が露出する。この結果、これらの露出された
ゲート電極のいずれかと、ｐチャネルＭＯＳＦＥＴのチ
ャネル形成領域、ソース領域、ドレイン領域のいずれか
との間で短絡等の不良が発生する。
【００２１】（３）前述のように、メモリセルの負荷素
子としてのｐチャネルＭＯＳＦＥＴは、下地の段差形状
の段差の領域において、チャネル形成領域、ソース領
域、ドレイン領域のいずれかを形成する多結晶珪素膜の
膜厚が見かけ上厚く形成される。チャネル形成領域とし
て使用される多結晶珪素膜にはｐチャネルＭＯＳＦＥＴ
のしきい値電圧をエンハンスメント型に設定するｎ型不
純物が導入される。ソース領域（ソース配線）、ドレイ
ン領域の夫々に使用される多結晶珪素膜には抵抗値を低
減するｐ型不純物が導入される。いずれの不純物も、不
純物濃度の制御性が高いイオン打込みで導入される。
子としてのｐチャネルＭＯＳＦＥＴは、下地の段差形状
の段差の領域において、チャネル形成領域、ソース領
域、ドレイン領域のいずれかを形成する多結晶珪素膜の
膜厚が見かけ上厚く形成される。チャネル形成領域とし
て使用される多結晶珪素膜にはｐチャネルＭＯＳＦＥＴ
のしきい値電圧をエンハンスメント型に設定するｎ型不
純物が導入される。ソース領域（ソース配線）、ドレイ
ン領域の夫々に使用される多結晶珪素膜には抵抗値を低
減するｐ型不純物が導入される。いずれの不純物も、不
純物濃度の制御性が高いイオン打込みで導入される。
【００２２】このため、多結晶珪素膜の下地の段差形状
の段差の領域の厚い膜厚の部分において、チャネル形成
領域として使用される多結晶珪素膜にｎ型不純物が導入
されないので、ｐチャネルＭＯＳＦＥＴのしきい値電圧
の制御が困難になる。また、同様に、ソース領域、ドレ
イン領域のいずれかとして使用される多結晶珪素膜にｐ
型不純物が導入されないので、部分的に高抵抗となり、
見かけ上断線不良となる。
の段差の領域の厚い膜厚の部分において、チャネル形成
領域として使用される多結晶珪素膜にｎ型不純物が導入
されないので、ｐチャネルＭＯＳＦＥＴのしきい値電圧
の制御が困難になる。また、同様に、ソース領域、ドレ
イン領域のいずれかとして使用される多結晶珪素膜にｐ
型不純物が導入されないので、部分的に高抵抗となり、
見かけ上断線不良となる。
【００２３】本発明の目的は、下記のとおりである。
【００２４】（１）下地の段差上部にＭＩＳＦＥＴを配
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
の電気的信頼性を向上する。
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
の電気的信頼性を向上する。
【００２５】（２）下地の段差上部にメモリセルの負荷
素子としてのＭＩＳＦＥＴを配置するＳＲＡＭを備えた
半導体集積回路装置において、前記ＳＲＡＭの低消費電
力化、動作信頼性の向上の少なくともいずれかを図る。
素子としてのＭＩＳＦＥＴを配置するＳＲＡＭを備えた
半導体集積回路装置において、前記ＳＲＡＭの低消費電
力化、動作信頼性の向上の少なくともいずれかを図る。
【００２６】（３）前記目的（２）に加え、前記ＳＲＡ
Ｍの集積度を向上する。
Ｍの集積度を向上する。
【００２７】（４）下地の段差上部に半導体層を抵抗素
子とする半導体集積回路装置において、電気的信頼性を
向上する。
子とする半導体集積回路装置において、電気的信頼性を
向上する。
【００２８】（５）下地の段差上部にＭＩＳＦＥＴを配
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域及びドレイン領域のパ
ターンニングの際に最適化を図る。
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域及びドレイン領域のパ
ターンニングの際に最適化を図る。
【００２９】（６）下地の段差上部にＭＩＳＦＥＴを配
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域及びドレイン領域のい
ずれかに不純物を導入する際に最適化を図る。
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域及びドレイン領域のい
ずれかに不純物を導入する際に最適化を図る。
【００３０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００３１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００３２】（１）下地絶縁体の第１領域上に下層突起
物が配置され、この下層突起物上及び前記下地絶縁体の
第１領域と隣接しかつ異なる第２領域上に渡って、ＭＩ
ＳＦＥＴのチャネル形成領域として使用される半導体層
が配置される半導体集積回路装置において、前記ＭＩＳ
ＦＥＴのチャネル形成領域として使用される半導体層の
第１領域での高さと第２領域での高さとの差が、前記下
層突起物の高さに比べて小さく構成される。
物が配置され、この下層突起物上及び前記下地絶縁体の
第１領域と隣接しかつ異なる第２領域上に渡って、ＭＩ
ＳＦＥＴのチャネル形成領域として使用される半導体層
が配置される半導体集積回路装置において、前記ＭＩＳ
ＦＥＴのチャネル形成領域として使用される半導体層の
第１領域での高さと第２領域での高さとの差が、前記下
層突起物の高さに比べて小さく構成される。
【００３３】（２）前記手段（１）のＭＩＳＦＥＴは、
ＳＲＡＭのメモリセルのフリップフロップ回路の負荷素
子である。
ＳＲＡＭのメモリセルのフリップフロップ回路の負荷素
子である。
【００３４】（３）前記手段（２）のＭＩＳＦＥＴは、
そのゲート電極のドレイン領域側の端面からドレイン領
域のゲート電極側の端部を離隔したオフセット構造で構
成される。
そのゲート電極のドレイン領域側の端面からドレイン領
域のゲート電極側の端部を離隔したオフセット構造で構
成される。
【００３５】（４）前記手段（２）又は手段（３）のＭ
ＩＳＦＥＴのチャネル形成領域として使用される半導体
層は、前記下層突起物の高さに比べて薄い膜厚で構成さ
れる。
ＩＳＦＥＴのチャネル形成領域として使用される半導体
層は、前記下層突起物の高さに比べて薄い膜厚で構成さ
れる。
【００３６】（５）前記手段（４）のＭＩＳＦＥＴのチ
ャネル形成領域として使用される半導体層は、３０〜５
０［ｎｍ］の範囲内に膜厚が設定される。
ャネル形成領域として使用される半導体層は、３０〜５
０［ｎｍ］の範囲内に膜厚が設定される。
【００３７】（６）前記手段（１）乃至手段（５）のい
ずれかの下地絶縁体の第２領域とＭＩＳＦＥＴのチャネ
ル形成領域として使用される半導体層との間には、前記
下層突起物の高さとほぼ同等若しくはそれに比べて若干
低くなる膜厚の絶縁体が構成される。
ずれかの下地絶縁体の第２領域とＭＩＳＦＥＴのチャネ
ル形成領域として使用される半導体層との間には、前記
下層突起物の高さとほぼ同等若しくはそれに比べて若干
低くなる膜厚の絶縁体が構成される。
【００３８】（７）前記手段（１）乃至（５）のいずれ
かの下地絶縁体とＭＩＳＦＥＴのチャネル形成領域とし
て使用される半導体層との間には、前記第１領域の下層
突起物と前記半導体層との間の膜厚が薄く、かつ第２領
域の下地絶縁体と前記半導体層との間の膜厚が厚い絶縁
体が構成される。
かの下地絶縁体とＭＩＳＦＥＴのチャネル形成領域とし
て使用される半導体層との間には、前記第１領域の下層
突起物と前記半導体層との間の膜厚が薄く、かつ第２領
域の下地絶縁体と前記半導体層との間の膜厚が厚い絶縁
体が構成される。
【００３９】（８）下地絶縁体の第１領域上に下層突起
物が配置され、この下層突起物上及び前記下地絶縁体の
第１領域と隣接しかつ異なる第２領域上に渡って、抵抗
層として使用される半導体層が配置される半導体集積回
路装置において、前記抵抗層として使用される半導体層
の第１領域での高さと第２領域での高さとの差が、前記
下層突起物の高さに比べて小さく構成される。
物が配置され、この下層突起物上及び前記下地絶縁体の
第１領域と隣接しかつ異なる第２領域上に渡って、抵抗
層として使用される半導体層が配置される半導体集積回
路装置において、前記抵抗層として使用される半導体層
の第１領域での高さと第２領域での高さとの差が、前記
下層突起物の高さに比べて小さく構成される。
【００４０】（９）下地絶縁体の第１領域上に下層突起
物が配置され、この下層突起物上及び下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳＦ
ＥＴのゲート絶縁膜を介在し、このＭＩＳＦＥＴのチャ
ネル形成領域として使用される半導体層が配置される半
導体集積回路装置の形成方法において、下記の工程
（Ａ）乃至工程（Ｅ）を備える。
物が配置され、この下層突起物上及び下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳＦ
ＥＴのゲート絶縁膜を介在し、このＭＩＳＦＥＴのチャ
ネル形成領域として使用される半導体層が配置される半
導体集積回路装置の形成方法において、下記の工程
（Ａ）乃至工程（Ｅ）を備える。
【００４１】（Ａ）前記下地絶縁体の第１領域上に下層
突起物を形成する工程、 （Ｂ）前記下地絶縁体の第２領域上に前記下層突起物の
高さとほぼ同等若しくはそれに比べて若干低くなる膜厚
の絶縁体、又は前記下地絶縁体の第２領域とＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層との間
にその膜厚が前記第１領域の下層突起物と前記半導体層
との間の膜厚に比べて厚い絶縁体を形成する工程、 （Ｃ）前記絶縁体の前記第１領域及び第２領域を含む全
面に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、 （Ｄ）前記ゲート絶縁膜上の全面に前記ＭＩＳＦＥＴの
チャネル形成領域として使用される半導体層を形成する
工程、 （Ｅ）少なくとも前記半導体層に第１領域及び第２領域
に渡って残存するパターンニングを施し、ＭＩＳＦＥＴ
のチャネル形成領域を形成する工程。
突起物を形成する工程、 （Ｂ）前記下地絶縁体の第２領域上に前記下層突起物の
高さとほぼ同等若しくはそれに比べて若干低くなる膜厚
の絶縁体、又は前記下地絶縁体の第２領域とＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層との間
にその膜厚が前記第１領域の下層突起物と前記半導体層
との間の膜厚に比べて厚い絶縁体を形成する工程、 （Ｃ）前記絶縁体の前記第１領域及び第２領域を含む全
面に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、 （Ｄ）前記ゲート絶縁膜上の全面に前記ＭＩＳＦＥＴの
チャネル形成領域として使用される半導体層を形成する
工程、 （Ｅ）少なくとも前記半導体層に第１領域及び第２領域
に渡って残存するパターンニングを施し、ＭＩＳＦＥＴ
のチャネル形成領域を形成する工程。
【００４２】（１０）下地絶縁体の第１領域上に下層突
起物が配置され、この下層突起物上及び下地絶縁体の第
１領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳ
ＦＥＴのチャネル形成領域、ソース領域、ドレイン領域
のいずれかとして使用される半導体層が配置される半導
体集積回路装置の形成方法において、下記の工程（Ａ）
乃至工程（Ｄ）を備える。
起物が配置され、この下層突起物上及び下地絶縁体の第
１領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳ
ＦＥＴのチャネル形成領域、ソース領域、ドレイン領域
のいずれかとして使用される半導体層が配置される半導
体集積回路装置の形成方法において、下記の工程（Ａ）
乃至工程（Ｄ）を備える。
【００４３】（Ａ）前記下地絶縁体の第１領域上に下層
突起物を形成する工程、 （Ｂ）前記下地絶縁体の第２領域上に前記下層突起物の
高さとほぼ同等若しくはそれに比べて若干低くなる膜厚
の絶縁体、又は前記下地絶縁体の第２領域とＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層との間
にその膜厚が前記第１領域の下層突起物と前記半導体層
との間の膜厚に比べて厚い絶縁体を形成する工程、 （Ｃ）前記絶縁体上であって、前記第１領域及び第２領
域を含む全面に前記ＭＩＳＦＥＴのチャネル形成領域、
ソース領域、ドレイン領域のいずれかとして使用される
半導体層を形成する工程、 （Ｄ）前記半導体層のチャネル形成領域、ソース領域、
ドレイン領域のいずれかの領域にこのいずれかを形成す
る不純物をイオン打込みで導入する工程。
突起物を形成する工程、 （Ｂ）前記下地絶縁体の第２領域上に前記下層突起物の
高さとほぼ同等若しくはそれに比べて若干低くなる膜厚
の絶縁体、又は前記下地絶縁体の第２領域とＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層との間
にその膜厚が前記第１領域の下層突起物と前記半導体層
との間の膜厚に比べて厚い絶縁体を形成する工程、 （Ｃ）前記絶縁体上であって、前記第１領域及び第２領
域を含む全面に前記ＭＩＳＦＥＴのチャネル形成領域、
ソース領域、ドレイン領域のいずれかとして使用される
半導体層を形成する工程、 （Ｄ）前記半導体層のチャネル形成領域、ソース領域、
ドレイン領域のいずれかの領域にこのいずれかを形成す
る不純物をイオン打込みで導入する工程。
【００４４】
【作用】上述した手段（１）によれば、前記ＭＩＳＦＥ
Ｔのチャネル形成領域（半導体層）の下層突起物の高さ
に基づく長さのばらつき量を低減し、ソース領域とドレ
イン領域との間に流れる電流量のばらつきを低減できる
ので、前記ＭＩＳＦＥＴの電気的特性を向上し、半導体
集積回路装置の電気的信頼性を向上できる。
Ｔのチャネル形成領域（半導体層）の下層突起物の高さ
に基づく長さのばらつき量を低減し、ソース領域とドレ
イン領域との間に流れる電流量のばらつきを低減できる
ので、前記ＭＩＳＦＥＴの電気的特性を向上し、半導体
集積回路装置の電気的信頼性を向上できる。
【００４５】上述した手段（２）によれば、前記メモリ
セルのフリップフロップ回路の負荷素子が電源から情報
蓄積ノード領域へ供給される電流量のばらつきを低減で
きるので、ＳＲＡＭにおいて、電流の過剰供給を低減
し、スタンバイ電流量を低減できる、又は電流の供給不
足を低減し、データリテンション不良を低減できる。前
記スタンバイ電流量の低減化はＳＲＡＭの消費電力化を
図れ、又前記データリテンション不良の低減化はＳＲＡ
Ｍの動作信頼性を向上できる。
セルのフリップフロップ回路の負荷素子が電源から情報
蓄積ノード領域へ供給される電流量のばらつきを低減で
きるので、ＳＲＡＭにおいて、電流の過剰供給を低減
し、スタンバイ電流量を低減できる、又は電流の供給不
足を低減し、データリテンション不良を低減できる。前
記スタンバイ電流量の低減化はＳＲＡＭの消費電力化を
図れ、又前記データリテンション不良の低減化はＳＲＡ
Ｍの動作信頼性を向上できる。
【００４６】上述した手段（３）によれば、前記負荷素
子としてのＭＩＳＦＥＴのソース領域とドレイン領域と
の間のパンチスルー耐圧を向上でき、このＭＩＳＦＥＴ
の平面サイズを縮小できるので、メモリセルの占有面積
を縮小し、ＳＲＡＭの集積度を向上できる。
子としてのＭＩＳＦＥＴのソース領域とドレイン領域と
の間のパンチスルー耐圧を向上でき、このＭＩＳＦＥＴ
の平面サイズを縮小できるので、メモリセルの占有面積
を縮小し、ＳＲＡＭの集積度を向上できる。
【００４７】上述した手段（４）又は手段（５）によれ
ば、前記負荷素子としてのＭＩＳＦＥＴのソース領域と
ドレイン領域との間のリーク電流を低減できるので、ス
タンバイ電流量を低減し、ＳＲＡＭの低消費電力化を図
れる。
ば、前記負荷素子としてのＭＩＳＦＥＴのソース領域と
ドレイン領域との間のリーク電流を低減できるので、ス
タンバイ電流量を低減し、ＳＲＡＭの低消費電力化を図
れる。
【００４８】上述した手段（６）又は手段（７）によれ
ば、前記下地絶縁体の第２領域において、前記第１領域
の下層突起物の高さに相当する分、ＭＩＳＦＥＴのチャ
ネル形成領域として使用される半導体層の高さを高くで
きる（第１領域での半導体層の高さと同等若しくはそれ
に近づけられる、つまり下地を平担化できる）ので、前
記手段（１）乃至（５）のいずれかの作用効果が得られ
る。
ば、前記下地絶縁体の第２領域において、前記第１領域
の下層突起物の高さに相当する分、ＭＩＳＦＥＴのチャ
ネル形成領域として使用される半導体層の高さを高くで
きる（第１領域での半導体層の高さと同等若しくはそれ
に近づけられる、つまり下地を平担化できる）ので、前
記手段（１）乃至（５）のいずれかの作用効果が得られ
る。
【００４９】上述した手段（８）によれば、前記抵抗層
（半導体層）の下層突起物の高さに基づく長さのばらつ
き量を低減し、抵抗層の抵抗値のばらつきを低減できる
ので、抵抗層に流れる電流量を安定化し、半導体集積回
路装置の電気的信頼性を向上できる。
（半導体層）の下層突起物の高さに基づく長さのばらつ
き量を低減し、抵抗層の抵抗値のばらつきを低減できる
ので、抵抗層に流れる電流量を安定化し、半導体集積回
路装置の電気的信頼性を向上できる。
【００５０】上述した手段（９）によれば、前記工程
（Ｂ）で形成される絶縁体で下層突起物に基づく段差が
低減され、前記工程（Ｃ）で形成されるゲート絶縁膜の
表面が平担化され、前記工程（Ｄ）で形成される半導体
層の前記下層突起物に基づく段差に沿った見かけ上膜厚
の厚い部分がなくなるので、半導体層の第１領域、第２
領域のいずれかの平担な領域の膜厚に応じたエッチング
条件で前記工程（Ｅ）の半導体層のパターンニングが行
え、前記半導体層のオーバエッチング量を低減できる。
この半導体層のオーバエッチング量の低減化は、半導体
層の下層のゲート絶縁膜のエッチング、導体層（例え
ば、下層突起物）に達するエッチングのいずれも防止で
きるので、この下層の導体層と半導体層との間の短絡不
良を防止できる。
（Ｂ）で形成される絶縁体で下層突起物に基づく段差が
低減され、前記工程（Ｃ）で形成されるゲート絶縁膜の
表面が平担化され、前記工程（Ｄ）で形成される半導体
層の前記下層突起物に基づく段差に沿った見かけ上膜厚
の厚い部分がなくなるので、半導体層の第１領域、第２
領域のいずれかの平担な領域の膜厚に応じたエッチング
条件で前記工程（Ｅ）の半導体層のパターンニングが行
え、前記半導体層のオーバエッチング量を低減できる。
この半導体層のオーバエッチング量の低減化は、半導体
層の下層のゲート絶縁膜のエッチング、導体層（例え
ば、下層突起物）に達するエッチングのいずれも防止で
きるので、この下層の導体層と半導体層との間の短絡不
良を防止できる。
【００５１】上述した手段（１０）によれば、前記工程
（Ｂ）で形成される絶縁体で下層突起物に基づく段差が
低減され、前記工程（Ｃ）で形成される半導体層の下地
が平担化され、この半導体層の前記下層突起物に基づく
段差に沿った見かけ上膜厚の厚い部分がなくなるので、
前記半導体層の第１領域、第２領域、第１領域と第２領
域との間の領域のいずれの領域の膜厚もほぼ均一に形成
でき、前記工程（Ｄ）で半導体層のいずれかの領域に不
純物を均一に導入できる。この半導体層に不純物を均一
に導入できることは、チャネル形成領域に不純物を導入
する場合、半導体層の下層突起物に基づく膜厚の厚い領
域がなくなり、不純物が導入されない領域がなくなるの
で、しきい値電圧の制御を安定にできる等、ＭＩＳＦＥ
Ｔの電気的信頼性を向上できる。また、半導体層に不純
物を均一に導入できることは、ソース領域、ドレイン領
域のいずれかの領域に不純物を導入する場合、半導体層
の下層突起物に基づく膜厚の厚い領域がなくなり、不純
物が導入されない領域がなくなるので、断線不良を防止
でき、ＭＩＳＦＥＴの電気的信頼性を向上できる。
（Ｂ）で形成される絶縁体で下層突起物に基づく段差が
低減され、前記工程（Ｃ）で形成される半導体層の下地
が平担化され、この半導体層の前記下層突起物に基づく
段差に沿った見かけ上膜厚の厚い部分がなくなるので、
前記半導体層の第１領域、第２領域、第１領域と第２領
域との間の領域のいずれの領域の膜厚もほぼ均一に形成
でき、前記工程（Ｄ）で半導体層のいずれかの領域に不
純物を均一に導入できる。この半導体層に不純物を均一
に導入できることは、チャネル形成領域に不純物を導入
する場合、半導体層の下層突起物に基づく膜厚の厚い領
域がなくなり、不純物が導入されない領域がなくなるの
で、しきい値電圧の制御を安定にできる等、ＭＩＳＦＥ
Ｔの電気的信頼性を向上できる。また、半導体層に不純
物を均一に導入できることは、ソース領域、ドレイン領
域のいずれかの領域に不純物を導入する場合、半導体層
の下層突起物に基づく膜厚の厚い領域がなくなり、不純
物が導入されない領域がなくなるので、断線不良を防止
でき、ＭＩＳＦＥＴの電気的信頼性を向上できる。
【００５２】以下、本発明の構成について、メモリセル
の情報蓄積部としてのフリップフロップ回路を完全ＣＭ
ＯＳで構成するＳＲＡＭに本発明を適用した、一実施例
とともに説明する。
の情報蓄積部としてのフリップフロップ回路を完全ＣＭ
ＯＳで構成するＳＲＡＭに本発明を適用した、一実施例
とともに説明する。
【００５３】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００５４】
【実施例】（実 施 例 １）本発明の実施例１であるＳ
ＲＡＭのメモリセルの構成を図５（等価回路図）で示
す。
ＲＡＭのメモリセルの構成を図５（等価回路図）で示
す。
【００５５】図５に示すように、ＳＲＡＭのメモリセル
は第１ワード線ＷＬ１及び第２ワード線ＷＬ２と第１デ
ータ線ＤＬ１及び第２データ線ＤＬ２との交差部に配置
される。メモリセルはフリップフロップ回路と２個の転
送用ＭＩＳＦＥＴＱｔ１及びＱｔ２とで構成される。フ
リップフロップ回路は情報蓄積部として構成され、この
メモリセルは １[bit]の１情報又は０情報を記憶する。
は第１ワード線ＷＬ１及び第２ワード線ＷＬ２と第１デ
ータ線ＤＬ１及び第２データ線ＤＬ２との交差部に配置
される。メモリセルはフリップフロップ回路と２個の転
送用ＭＩＳＦＥＴＱｔ１及びＱｔ２とで構成される。フ
リップフロップ回路は情報蓄積部として構成され、この
メモリセルは １[bit]の１情報又は０情報を記憶する。
【００５６】前記メモリセルの２個の転送用ＭＩＳＦＥ
ＴＱｔ１、Ｑｔ２の夫々はフリップフロップ回路の一対
の入出力端子の夫々に一方の半導体領域を接続する。転
送用ＭＩＳＦＥＴＱｔ１の他方の半導体領域は第１デー
タ線ＤＬ１に接続され、ゲート電極は第１ワード線ＷＬ
１に接続される。転送用ＭＩＳＦＥＴＱｔ２の他方の半
導体領域は第２データ線ＤＬ２に接続され、ゲート電極
は第２ワード線ＷＬ２に接続される。この２個の転送用
ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々はｎチャネル導電
型で構成される。
ＴＱｔ１、Ｑｔ２の夫々はフリップフロップ回路の一対
の入出力端子の夫々に一方の半導体領域を接続する。転
送用ＭＩＳＦＥＴＱｔ１の他方の半導体領域は第１デー
タ線ＤＬ１に接続され、ゲート電極は第１ワード線ＷＬ
１に接続される。転送用ＭＩＳＦＥＴＱｔ２の他方の半
導体領域は第２データ線ＤＬ２に接続され、ゲート電極
は第２ワード線ＷＬ２に接続される。この２個の転送用
ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々はｎチャネル導電
型で構成される。
【００５７】前記フリップフロップ回路は２個の駆動用
ＭＩＳＦＥＴＱｄ１及びＱｄ２と２個の負荷用ＭＩＳＦ
ＥＴＱｐ１及びＱｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル導電型で構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチ
ャネル導電型で構成される。つまり、本実施例のＳＲＡ
Ｍのメモリセルは完全ＣＭＯＳ（フルＣＭＯＳ）構造で
構成される。
ＭＩＳＦＥＴＱｄ１及びＱｄ２と２個の負荷用ＭＩＳＦ
ＥＴＱｐ１及びＱｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル導電型で構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチ
ャネル導電型で構成される。つまり、本実施例のＳＲＡ
Ｍのメモリセルは完全ＣＭＯＳ（フルＣＭＯＳ）構造で
構成される。
【００５８】前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用Ｍ
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域を接続
しかつ互いのゲート電極を接続し、ＣＭＯＳを構成す
る。同様に、駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳ
ＦＥＴＱｐ２の夫々は、互いのドレイン領域を接続しか
つ互いのゲート電極を接続し、ＣＭＯＳを構成する。駆
動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐ１の
夫々のドレイン領域（入出力端子）は、転送用ＭＩＳＦ
ＥＴＱｔ１の一方の半導体領域に接続されるとともに、
駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ２
の夫々のゲート電極に接続される。駆動用ＭＩＳＦＥＴ
Ｑｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々のドレイン領
域（入出力端子）は、転送用ＭＩＳＦＥＴＱｔ２の一方
の半導体領域に接続されるとともに、駆動用ＭＩＳＦＥ
ＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐ１の夫々のゲート電
極に接続される。
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域を接続
しかつ互いのゲート電極を接続し、ＣＭＯＳを構成す
る。同様に、駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳ
ＦＥＴＱｐ２の夫々は、互いのドレイン領域を接続しか
つ互いのゲート電極を接続し、ＣＭＯＳを構成する。駆
動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐ１の
夫々のドレイン領域（入出力端子）は、転送用ＭＩＳＦ
ＥＴＱｔ１の一方の半導体領域に接続されるとともに、
駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ２
の夫々のゲート電極に接続される。駆動用ＭＩＳＦＥＴ
Ｑｄ２、負荷用ＭＩＳＦＥＴＱｐ２の夫々のドレイン領
域（入出力端子）は、転送用ＭＩＳＦＥＴＱｔ２の一方
の半導体領域に接続されるとともに、駆動用ＭＩＳＦＥ
ＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐ１の夫々のゲート電
極に接続される。
【００５９】駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
のソース領域は基準電圧Ｖss（例えば０[Ｖ]）が供給さ
れる。この方式に限定されないが、本実施例のＳＲＡＭ
は降圧電源回路を内蔵し、周辺回路の一部（例えば入出
力回路）に高い電源電圧Ｖccを供給し、メモリセルアレ
イを主体に降圧された低い電源電圧Ｖccを供給する。つ
まり、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々のソー
ス領域は降圧された低い電源電圧Ｖcc（例えば３〜４
[Ｖ]）が供給される。
のソース領域は基準電圧Ｖss（例えば０[Ｖ]）が供給さ
れる。この方式に限定されないが、本実施例のＳＲＡＭ
は降圧電源回路を内蔵し、周辺回路の一部（例えば入出
力回路）に高い電源電圧Ｖccを供給し、メモリセルアレ
イを主体に降圧された低い電源電圧Ｖccを供給する。つ
まり、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々のソー
ス領域は降圧された低い電源電圧Ｖcc（例えば３〜４
[Ｖ]）が供給される。
【００６０】本実施例のＳＲＡＭはデバイデッドワード
ライン方式が採用される。デバイデッドワードライン方
式は、Ｘデコーダ回路でメインワード線（ＭＷＬ）を介
してメモリブロック毎に配置された複数個のうちの１つ
のワードデコーダ回路を選択し、この選択されたワード
デコーダ回路でメモリブロックに配置された複数個のう
ちの所定数のメモリセルアレイに延在する第１ワード線
ＷＬ１及び第２ワード線ＷＬ２を選択する。また、前記
ワードデコーダ回路とメモリセルアレイに延在する第１
ワード線ＷＬ１、第２ワード線ＷＬ２の夫々はサブワー
ド線（ＳＷＬ）を介在して接続される。
ライン方式が採用される。デバイデッドワードライン方
式は、Ｘデコーダ回路でメインワード線（ＭＷＬ）を介
してメモリブロック毎に配置された複数個のうちの１つ
のワードデコーダ回路を選択し、この選択されたワード
デコーダ回路でメモリブロックに配置された複数個のう
ちの所定数のメモリセルアレイに延在する第１ワード線
ＷＬ１及び第２ワード線ＷＬ２を選択する。また、前記
ワードデコーダ回路とメモリセルアレイに延在する第１
ワード線ＷＬ１、第２ワード線ＷＬ２の夫々はサブワー
ド線（ＳＷＬ）を介在して接続される。
【００６１】次に、前記ＳＲＡＭのメモリセルの具体的
な構造について説明する。メモリセルの完成状態の平面
構造は図２（平面図）に、製造プロセス中の各製造工程
毎の平面構造は図３及び図４（平面図）に夫々示す。メ
モリセルの完成状態の断面構造は図１(図２のＩーＩ切
断線で切った断面図)に示す。
な構造について説明する。メモリセルの完成状態の平面
構造は図２（平面図）に、製造プロセス中の各製造工程
毎の平面構造は図３及び図４（平面図）に夫々示す。メ
モリセルの完成状態の断面構造は図１(図２のＩーＩ切
断線で切った断面図)に示す。
【００６２】図１及び図２に示すように、ＳＲＡＭは単
結晶珪素からなるｐ-型半導体基板１を主体に構成され
る。このｐ- 型半導体基板１の一部の領域の主面部には
ｐ型ウエル領域２が構成される。ｐ- 型半導体基板１の
他の領域の主面部にはｎ型ウエル領域（図示しない）が
構成される。ｐ型ウエル領域２はｎチャネルＭＩＳＦＥ
ＴＱｎの形成領域つまりメモリセルアレイの形成領域及
び周辺回路の一部の領域において構成される。ｎ型ウエ
ル領域はｐチャネルＭＩＳＦＥＴＱｐの形成領域つまり
周辺回路の他の領域において構成される。
結晶珪素からなるｐ-型半導体基板１を主体に構成され
る。このｐ- 型半導体基板１の一部の領域の主面部には
ｐ型ウエル領域２が構成される。ｐ- 型半導体基板１の
他の領域の主面部にはｎ型ウエル領域（図示しない）が
構成される。ｐ型ウエル領域２はｎチャネルＭＩＳＦＥ
ＴＱｎの形成領域つまりメモリセルアレイの形成領域及
び周辺回路の一部の領域において構成される。ｎ型ウエ
ル領域はｐチャネルＭＩＳＦＥＴＱｐの形成領域つまり
周辺回路の他の領域において構成される。
【００６３】本実施例のＳＲＡＭは、前述のように降圧
電源回路を内蔵し、メモリセルアレイに降圧された低い
電源電圧Ｖccを供給するので、ｐ型ウエル領域２のう
ち、メモリセルアレイの領域はその他の領域に対して電
気的に分離され、電気的に独立に構成される。このｐ型
ウエル領域２の分離は、ｐ- 型半導体基板１とｐ型ウエ
ル領域２との間に形成された埋込型のｎ型半導体領域１
Ａ（ｐ型ウエル領域２の底部）及びｎ型ウエル領域（ｐ
型ウエル領域２の側部）で行われる。
電源回路を内蔵し、メモリセルアレイに降圧された低い
電源電圧Ｖccを供給するので、ｐ型ウエル領域２のう
ち、メモリセルアレイの領域はその他の領域に対して電
気的に分離され、電気的に独立に構成される。このｐ型
ウエル領域２の分離は、ｐ- 型半導体基板１とｐ型ウエ
ル領域２との間に形成された埋込型のｎ型半導体領域１
Ａ（ｐ型ウエル領域２の底部）及びｎ型ウエル領域（ｐ
型ウエル領域２の側部）で行われる。
【００６４】前記ＳＲＡＭのメモリセルはｐ型ウエル領
域２の活性領域の主面に構成される。メモリセルのう
ち、２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
は、図１、図２及び図３に示すように、素子分離絶縁膜
４及びｐ型チャネルストッパ領域５で周囲を規定された
領域内において、ｐ型ウエル領域２の主面に構成され
る。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々はｐ型ウ
エル領域２、ゲート絶縁膜６、ゲート電極７、ソース領
域及びドレイン領域を主体に構成される。
域２の活性領域の主面に構成される。メモリセルのう
ち、２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
は、図１、図２及び図３に示すように、素子分離絶縁膜
４及びｐ型チャネルストッパ領域５で周囲を規定された
領域内において、ｐ型ウエル領域２の主面に構成され
る。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々はｐ型ウ
エル領域２、ゲート絶縁膜６、ゲート電極７、ソース領
域及びドレイン領域を主体に構成される。
【００６５】前記ｐ型ウエル領域２は駆動用ＭＩＳＦＥ
ＴＱｄ１、Ｑｄ２の夫々のチャネル形成領域を構成す
る。ゲート絶縁膜６は、例えば、熱酸化法で形成した酸
化珪素膜で形成され、１０〜１５［ｎｍ］程度の膜厚で
形成される。
ＴＱｄ１、Ｑｄ２の夫々のチャネル形成領域を構成す
る。ゲート絶縁膜６は、例えば、熱酸化法で形成した酸
化珪素膜で形成され、１０〜１５［ｎｍ］程度の膜厚で
形成される。
【００６６】ゲート電極７は、第１層目のゲート材形成
工程で形成され、例えばＣＶＤ法で堆積した単層構造の
多結晶珪素膜で形成される。この多結晶珪素膜には抵抗
値を低減するｎ型不純物例えばＰ(又はＡｓ)が導入され
る。多結晶珪素膜は、その膜厚を薄膜化し、上層の導電
層の下地となる層間絶縁膜の表面の平担化を主目的とし
て、例えば８０〜１２０［ｎｍ］程度の膜厚で形成され
る。
工程で形成され、例えばＣＶＤ法で堆積した単層構造の
多結晶珪素膜で形成される。この多結晶珪素膜には抵抗
値を低減するｎ型不純物例えばＰ(又はＡｓ)が導入され
る。多結晶珪素膜は、その膜厚を薄膜化し、上層の導電
層の下地となる層間絶縁膜の表面の平担化を主目的とし
て、例えば８０〜１２０［ｎｍ］程度の膜厚で形成され
る。
【００６７】ソース領域、ドレイン領域の夫々は低い不
純物濃度のｎ型半導体領域１０及びその主面部に設けら
れた高い不純物濃度のｎ+ 型半導体領域１１で構成され
る。この不純物濃度が異なる２種類のｎ型半導体領域１
０、ｎ+型半導体領域１１の夫々は、前記ゲート電極７
及びその側壁に形成されたサイドウォールスペーサ９に
対して自己整合で形成される。つまり、駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々のソース領域及びドレイン領
域は所謂２重ドレイン（ＤＤＤ：Ｄouble Ｄiffused Ｄ
rain）構造で構成される。この２重ドレイン構造を採用
する駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、ソー
ス領域、ドレイン領域の夫々のｐｎ接合部に付加される
寄生容量を低減できるので、駆動能力（ドライバビリテ
ィ）を高くできる。
純物濃度のｎ型半導体領域１０及びその主面部に設けら
れた高い不純物濃度のｎ+ 型半導体領域１１で構成され
る。この不純物濃度が異なる２種類のｎ型半導体領域１
０、ｎ+型半導体領域１１の夫々は、前記ゲート電極７
及びその側壁に形成されたサイドウォールスペーサ９に
対して自己整合で形成される。つまり、駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々のソース領域及びドレイン領
域は所謂２重ドレイン（ＤＤＤ：Ｄouble Ｄiffused Ｄ
rain）構造で構成される。この２重ドレイン構造を採用
する駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、ソー
ス領域、ドレイン領域の夫々のｐｎ接合部に付加される
寄生容量を低減できるので、駆動能力（ドライバビリテ
ィ）を高くできる。
【００６８】前記ゲート電極７のゲート長方向の側壁に
はサイドウォールスペーサ９が構成され、上部には絶縁
膜８が構成される。サイドウォールスペーサ９、絶縁膜
８のいずれも、例えばＣＶＤ法で堆積された酸化珪素膜
で形成され、１２０〜１６０［ｎｍ］程度の膜厚で形成
される。
はサイドウォールスペーサ９が構成され、上部には絶縁
膜８が構成される。サイドウォールスペーサ９、絶縁膜
８のいずれも、例えばＣＶＤ法で堆積された酸化珪素膜
で形成され、１２０〜１６０［ｎｍ］程度の膜厚で形成
される。
【００６９】メモリセルのうち、２個の転送用ＭＩＳＦ
ＥＴＱｔ１、Ｑｔ２の夫々は、図１、図２及び図３に示
すように、素子分離絶縁膜４及びｐ型チャネルストッパ
領域５で周囲を規定された領域内において、ｐ型ウエル
領域２の主面に構成される。転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々はｐ型ウエル領域２、ゲート絶縁膜１
２、ゲート電極１３、ソース領域及びドレイン領域を主
体に構成される。
ＥＴＱｔ１、Ｑｔ２の夫々は、図１、図２及び図３に示
すように、素子分離絶縁膜４及びｐ型チャネルストッパ
領域５で周囲を規定された領域内において、ｐ型ウエル
領域２の主面に構成される。転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々はｐ型ウエル領域２、ゲート絶縁膜１
２、ゲート電極１３、ソース領域及びドレイン領域を主
体に構成される。
【００７０】前記ｐ型ウエル領域２は転送用ＭＩＳＦＥ
ＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域を構成す
る。ゲート絶縁膜１２は、例えば熱酸化法で形成された
酸化珪素膜で形成され、１０〜１５［ｎｍ］程度の膜厚
で形成される。
ＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域を構成す
る。ゲート絶縁膜１２は、例えば熱酸化法で形成された
酸化珪素膜で形成され、１０〜１５［ｎｍ］程度の膜厚
で形成される。
【００７１】ゲート電極１３は、第２層目のゲート材形
成工程で形成され、例えば多結晶珪素膜１３Ａ及びその
上に積層された高融点金属珪化膜１３Ｂで形成された積
層構造（ポリサイド構造）で構成される。下層の多結晶
珪素膜１３Ａは、ＣＶＤ法で堆積され、抵抗値を低減す
るｎ型不純物例えばＰ(又はＡｓ)が導入される。この下
層の多結晶珪素膜１３Ａは、上層の導電層の下地となる
層間絶縁膜の表面の平担化を主目的として、薄い膜厚例
えば６０〜８０［ｎｍ］程度の膜厚で形成される。上層
の高融点金属珪化膜１３Ｂは、例えばスパッタ法若しく
はＣＶＤ法で堆積したＷＳi2膜で形成される。上層の高
融点金属珪化膜１３Ｂは、下層の多結晶珪素膜１３Ａに
比べて比抵抗値が小さいので、信号伝達速度の高速化を
図れる。上層の高融点金属珪化膜１３Ｂは例えば７０〜
９０［ｎｍ］程度の膜厚で形成される。なお、ゲート電
極１３の上層の高融点金属珪化膜１３ＢとしてはＭoＳi
2膜、ＴiＳi2膜、ＴaＳi2膜のいずれに変えてもよい。
成工程で形成され、例えば多結晶珪素膜１３Ａ及びその
上に積層された高融点金属珪化膜１３Ｂで形成された積
層構造（ポリサイド構造）で構成される。下層の多結晶
珪素膜１３Ａは、ＣＶＤ法で堆積され、抵抗値を低減す
るｎ型不純物例えばＰ(又はＡｓ)が導入される。この下
層の多結晶珪素膜１３Ａは、上層の導電層の下地となる
層間絶縁膜の表面の平担化を主目的として、薄い膜厚例
えば６０〜８０［ｎｍ］程度の膜厚で形成される。上層
の高融点金属珪化膜１３Ｂは、例えばスパッタ法若しく
はＣＶＤ法で堆積したＷＳi2膜で形成される。上層の高
融点金属珪化膜１３Ｂは、下層の多結晶珪素膜１３Ａに
比べて比抵抗値が小さいので、信号伝達速度の高速化を
図れる。上層の高融点金属珪化膜１３Ｂは例えば７０〜
９０［ｎｍ］程度の膜厚で形成される。なお、ゲート電
極１３の上層の高融点金属珪化膜１３ＢとしてはＭoＳi
2膜、ＴiＳi2膜、ＴaＳi2膜のいずれに変えてもよい。
【００７２】ソース領域、ドレイン領域の夫々は高い不
純物濃度のｎ+ 型半導体領域１８及びそれとチャネル形
成領域との間に設けられた低い不純物濃度のｎ型半導体
領域１７で構成される。この不純物濃度が異なる２種類
のうち、ｎ型半導体領域１７はゲート電極１３のゲート
長方向の側部においてこのゲート電極１３に対して自己
整合で形成される。ｎ+ 型半導体領域１８はゲート電極
１３のゲート長方向の側部においてサイドウォールスペ
ーサ１６（図９参照）に対して自己整合で形成される。
つまり、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々はＬ
ＤＤ（ＬightlyＤoped Ｄrain）構造で構成される。Ｌ
ＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２
の夫々は、ドレイン領域の近傍において電界強度を緩和
できるので、ホットキャリアの発生量を低減し、経時的
なしきい値電圧の変動を低減できる。
純物濃度のｎ+ 型半導体領域１８及びそれとチャネル形
成領域との間に設けられた低い不純物濃度のｎ型半導体
領域１７で構成される。この不純物濃度が異なる２種類
のうち、ｎ型半導体領域１７はゲート電極１３のゲート
長方向の側部においてこのゲート電極１３に対して自己
整合で形成される。ｎ+ 型半導体領域１８はゲート電極
１３のゲート長方向の側部においてサイドウォールスペ
ーサ１６（図９参照）に対して自己整合で形成される。
つまり、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々はＬ
ＤＤ（ＬightlyＤoped Ｄrain）構造で構成される。Ｌ
ＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２
の夫々は、ドレイン領域の近傍において電界強度を緩和
できるので、ホットキャリアの発生量を低減し、経時的
なしきい値電圧の変動を低減できる。
【００７３】前記ゲート電極１３の上面には絶縁膜８が
構成され、側壁にはサイドウォールスペーサ１６が構成
される。絶縁膜８、サイドウォールスペーサ１３のいず
れも、例えばＣＶＤ法で堆積された酸化珪素膜で形成さ
れ、１８０〜２７０［ｎｍ］程度の膜厚で形成される。
構成され、側壁にはサイドウォールスペーサ１６が構成
される。絶縁膜８、サイドウォールスペーサ１３のいず
れも、例えばＣＶＤ法で堆積された酸化珪素膜で形成さ
れ、１８０〜２７０［ｎｍ］程度の膜厚で形成される。
【００７４】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々のゲート電極１３は、前記同図１、図２及び図３に
示すように、そのゲート幅方向において、ワード線（Ｗ
Ｌ）１３に接続される。ワード線１３は、ゲート電極１
３と一体に構成され、同一導電層で構成される。メモリ
セルＭＣのうち、転送用ＭＩＳＦＥＴＱｔ１のゲート電
極１３には第１ワード線（ＷＬ１）１３が接続され、転
送用ＭＩＳＦＥＴＱｔ２のゲート電極１３には第２ワー
ド線（ＷＬ２）１３が接続される。
夫々のゲート電極１３は、前記同図１、図２及び図３に
示すように、そのゲート幅方向において、ワード線（Ｗ
Ｌ）１３に接続される。ワード線１３は、ゲート電極１
３と一体に構成され、同一導電層で構成される。メモリ
セルＭＣのうち、転送用ＭＩＳＦＥＴＱｔ１のゲート電
極１３には第１ワード線（ＷＬ１）１３が接続され、転
送用ＭＩＳＦＥＴＱｔ２のゲート電極１３には第２ワー
ド線（ＷＬ２）１３が接続される。
【００７５】前記第１ワード線１３、第２ワード線１３
の夫々の間には駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫
々のソース領域（ｎ+ 型半導体領域１１）に接続される
基準電圧線（Ｖss）１３が配置される。この基準電圧線
１３は前記ワード線１３と同一導電層で形成される。基
準電圧線１３と駆動用ＭＩＳＦＥＴＱｄのソース領域と
の接続は、下層の多結晶珪素膜１３Ａに形成された接続
孔１４及び前記ゲート絶縁膜１２と同一層の絶縁膜１２
に形成された接続孔１４の夫々を通して、上層の高融点
金属珪化膜１３Ｂをソース領域に直接々続することで行
われる。
の夫々の間には駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫
々のソース領域（ｎ+ 型半導体領域１１）に接続される
基準電圧線（Ｖss）１３が配置される。この基準電圧線
１３は前記ワード線１３と同一導電層で形成される。基
準電圧線１３と駆動用ＭＩＳＦＥＴＱｄのソース領域と
の接続は、下層の多結晶珪素膜１３Ａに形成された接続
孔１４及び前記ゲート絶縁膜１２と同一層の絶縁膜１２
に形成された接続孔１４の夫々を通して、上層の高融点
金属珪化膜１３Ｂをソース領域に直接々続することで行
われる。
【００７６】前記メモリセルの２個の負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々は、同図１、図２及び図４に示
すように、駆動用ＭＩＳＦＥＴＱｄの領域上に構成され
る。負荷用ＭＩＳＦＥＴＱｐ１は駆動用ＭＩＳＦＥＴＱ
ｄ２の領域上に構成され、負荷用ＭＩＳＦＥＴＱｐ２は
駆動用ＭＩＳＦＥＴＱｄ１上に構成される。負荷用ＭＩ
ＳＦＥＴＱｐ１、Ｑｐ２の夫々は駆動用ＭＩＳＦＥＴＱ
ｄ１、Ｑｄ２の夫々のゲート長方向にゲート長方向をほ
ぼ直交させ配置される。この負荷用ＭＩＳＦＥＴＱｐ
１、Ｑｐ２の夫々は、ｎ型チャネル形成領域２６Ｎ、ゲ
ート絶縁膜２４、ゲート電極２３、ソース領域２６Ｐ及
びドレイン領域２６Ｐを主体に構成される。
ＴＱｐ１、Ｑｐ２の夫々は、同図１、図２及び図４に示
すように、駆動用ＭＩＳＦＥＴＱｄの領域上に構成され
る。負荷用ＭＩＳＦＥＴＱｐ１は駆動用ＭＩＳＦＥＴＱ
ｄ２の領域上に構成され、負荷用ＭＩＳＦＥＴＱｐ２は
駆動用ＭＩＳＦＥＴＱｄ１上に構成される。負荷用ＭＩ
ＳＦＥＴＱｐ１、Ｑｐ２の夫々は駆動用ＭＩＳＦＥＴＱ
ｄ１、Ｑｄ２の夫々のゲート長方向にゲート長方向をほ
ぼ直交させ配置される。この負荷用ＭＩＳＦＥＴＱｐ
１、Ｑｐ２の夫々は、ｎ型チャネル形成領域２６Ｎ、ゲ
ート絶縁膜２４、ゲート電極２３、ソース領域２６Ｐ及
びドレイン領域２６Ｐを主体に構成される。
【００７７】前記ゲート電極２３は、第３層目のゲート
材形成工程で形成され、例えばＣＶＤ法で堆積された多
結晶珪素膜で形成される。この多結晶珪素膜は、抵抗値
を低減するｎ型不純物例えばＰ（又はＡｓ）が導入さ
れ、上層の導電層の下地となる層間絶縁膜の表面の平担
化を主目的として、例えば６０〜８０［ｎｍ］程度の薄
い膜厚で形成される。ゲート電極２３の一部は中間導電
層２３として構成され、この中間導電層２３は、その下
層の絶縁膜２１に形成された接続孔２２を通して、転送
用ＭＩＳＦＥＴＱｔの一方のｎ+ 型半導体領域１８、駆
動用ＭＩＳＦＥＴＱｄのドレイン領域に相当するｎ+ 型
半導体領域１１及びゲート電極７に接続される。
材形成工程で形成され、例えばＣＶＤ法で堆積された多
結晶珪素膜で形成される。この多結晶珪素膜は、抵抗値
を低減するｎ型不純物例えばＰ（又はＡｓ）が導入さ
れ、上層の導電層の下地となる層間絶縁膜の表面の平担
化を主目的として、例えば６０〜８０［ｎｍ］程度の薄
い膜厚で形成される。ゲート電極２３の一部は中間導電
層２３として構成され、この中間導電層２３は、その下
層の絶縁膜２１に形成された接続孔２２を通して、転送
用ＭＩＳＦＥＴＱｔの一方のｎ+ 型半導体領域１８、駆
動用ＭＩＳＦＥＴＱｄのドレイン領域に相当するｎ+ 型
半導体領域１１及びゲート電極７に接続される。
【００７８】前記ゲート絶縁膜２４は前記ゲート電極２
３上に構成される。ゲート絶縁膜２４は、例えば、無機
シラン（ＳiＨ4）及び Ｎ2ＯをソースガスとするＣＶＤ
法で堆積した酸化珪素膜で形成される。この酸化珪素膜
は、負荷用ＭＩＳＦＥＴＱｐのゲート電極２３からの電
界効果を高め、導通特性（ＯＮ特性）の向上を主目的と
して、薄い膜厚例えば３５〜４５［ｎｍ］程度の膜厚で
形成される。
３上に構成される。ゲート絶縁膜２４は、例えば、無機
シラン（ＳiＨ4）及び Ｎ2ＯをソースガスとするＣＶＤ
法で堆積した酸化珪素膜で形成される。この酸化珪素膜
は、負荷用ＭＩＳＦＥＴＱｐのゲート電極２３からの電
界効果を高め、導通特性（ＯＮ特性）の向上を主目的と
して、薄い膜厚例えば３５〜４５［ｎｍ］程度の膜厚で
形成される。
【００７９】このゲート絶縁膜２４の表面は、下層突起
物で生成される段差形状が絶縁膜２１で緩和されるの
で、平担化される。下層突起物は、下層の転送用ＭＩＳ
ＦＥＴＱｔのゲート電極１３及びその上面に形成された
絶縁膜１５、駆動用ＭＩＳＦＥＴＱｄのゲート電極７及
びその上面に形成された絶縁膜８の少なくともいずれか
で形成される。
物で生成される段差形状が絶縁膜２１で緩和されるの
で、平担化される。下層突起物は、下層の転送用ＭＩＳ
ＦＥＴＱｔのゲート電極１３及びその上面に形成された
絶縁膜１５、駆動用ＭＩＳＦＥＴＱｄのゲート電極７及
びその上面に形成された絶縁膜８の少なくともいずれか
で形成される。
【００８０】ｎ型チャネル形成領域２６Ｎは前記ゲート
電極２３上にゲート絶縁膜２４を介して構成される。ｎ
型チャネル形成領域２６Ｎはそのゲート長方向を駆動用
ＭＩＳＦＥＴＱｄのゲート幅方向にほぼ一致させ配置さ
れる。ｎ型チャネル形成領域２６Ｎは、第４層目のゲー
ト材形成工程で形成され、例えばＣＶＤ法で堆積された
多結晶珪素膜で構成される。多結晶珪素膜には負荷用Ｍ
ＩＳＦＥＴＱｐのしきい値電圧をエンハンスメント型に
設定するｎ型不純物（例えばＰ）が導入される。負荷用
ＭＩＳＦＥＴＱｐは、動作時（ＯＮ動作時）、ソース領
域２６Ｐとドレイン領域２６Ｐとの間が導通状態になる
ので、情報蓄積ノード領域に降圧された低い電源電圧Ｖ
ccを充分に供給でき、情報の安定な保持ができる。ま
た、負荷用ＭＩＳＦＥＴＱｐは、非動作時（ＯＦＦ動作
時）、ソース領域２６Ｐとドレイン領域２６Ｐとの間が
非導通状態となるので、情報蓄積ノード領域への降圧さ
れた低い電源電圧Ｖccの供給がほぼ確実に遮断され、ス
タンバイ電流量を低減できる。この点、負荷用ＭＩＳＦ
ＥＴＱｐは負荷用高抵抗素子に比べて異なる。
電極２３上にゲート絶縁膜２４を介して構成される。ｎ
型チャネル形成領域２６Ｎはそのゲート長方向を駆動用
ＭＩＳＦＥＴＱｄのゲート幅方向にほぼ一致させ配置さ
れる。ｎ型チャネル形成領域２６Ｎは、第４層目のゲー
ト材形成工程で形成され、例えばＣＶＤ法で堆積された
多結晶珪素膜で構成される。多結晶珪素膜には負荷用Ｍ
ＩＳＦＥＴＱｐのしきい値電圧をエンハンスメント型に
設定するｎ型不純物（例えばＰ）が導入される。負荷用
ＭＩＳＦＥＴＱｐは、動作時（ＯＮ動作時）、ソース領
域２６Ｐとドレイン領域２６Ｐとの間が導通状態になる
ので、情報蓄積ノード領域に降圧された低い電源電圧Ｖ
ccを充分に供給でき、情報の安定な保持ができる。ま
た、負荷用ＭＩＳＦＥＴＱｐは、非動作時（ＯＦＦ動作
時）、ソース領域２６Ｐとドレイン領域２６Ｐとの間が
非導通状態となるので、情報蓄積ノード領域への降圧さ
れた低い電源電圧Ｖccの供給がほぼ確実に遮断され、ス
タンバイ電流量を低減できる。この点、負荷用ＭＩＳＦ
ＥＴＱｐは負荷用高抵抗素子に比べて異なる。
【００８１】前記ソース領域２６Ｐは前記ｎ型チャネル
形成領域２６Ｎの一端側（ソース領域側）に一体に構成
されかつ同一導電層で構成される。つまり、ソース領域
２６Ｐは第４層目のゲート材形成工程で形成された多結
晶珪素膜で形成され、この多結晶珪素膜にはｐ型不純物
（例えばＢＦ2 ）が導入される。ソース領域２６Ｐは、
図２、図４の夫々において符号２６Ｐを付けて一点鎖線
で囲まれた領域内において構成される（一部は電源電圧
線２６Ｐとして構成される）。前記ドレイン領域２６Ｐ
は、ｎ型チャネル形成領域２６Ｎの他端側（ドレイン
側）に一体に構成され、ソース領域２６Ｐと同様に、同
一導電層で形成され、ｐ型不純物が導入される。つま
り、前記ｎ型チャネル形成領域２６Ｎはソース領域２６
Ｐ及びドレイン領域２６Ｐと同一導電層で形成され、一
点鎖線で囲まれた領域２６Ｐ内においてソース領域２６
Ｐ及びドレイン領域２６Ｐが形成され、それ以外の一点
鎖線で囲まれた領域２６Ｐの周囲においてｎ型チャネル
形成領域２６Ｎが形成される。
形成領域２６Ｎの一端側（ソース領域側）に一体に構成
されかつ同一導電層で構成される。つまり、ソース領域
２６Ｐは第４層目のゲート材形成工程で形成された多結
晶珪素膜で形成され、この多結晶珪素膜にはｐ型不純物
（例えばＢＦ2 ）が導入される。ソース領域２６Ｐは、
図２、図４の夫々において符号２６Ｐを付けて一点鎖線
で囲まれた領域内において構成される（一部は電源電圧
線２６Ｐとして構成される）。前記ドレイン領域２６Ｐ
は、ｎ型チャネル形成領域２６Ｎの他端側（ドレイン
側）に一体に構成され、ソース領域２６Ｐと同様に、同
一導電層で形成され、ｐ型不純物が導入される。つま
り、前記ｎ型チャネル形成領域２６Ｎはソース領域２６
Ｐ及びドレイン領域２６Ｐと同一導電層で形成され、一
点鎖線で囲まれた領域２６Ｐ内においてソース領域２６
Ｐ及びドレイン領域２６Ｐが形成され、それ以外の一点
鎖線で囲まれた領域２６Ｐの周囲においてｎ型チャネル
形成領域２６Ｎが形成される。
【００８２】前記負荷用ＭＩＳＦＥＴＱｐ１のドレイン
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ１の一方のｎ+
型半導体領域１８（若しくは１１）、駆動用ＭＩＳＦＥ
ＴＱｄ１のドレイン領域に相当するｎ+ 型半導体領域１
１及び駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７に接続
される。同様に、負荷用ＭＩＳＦＥＴＱｐ２のドレイン
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ２の一方のｎ+
半導体領域１８、駆動用ＭＩＳＦＥＴＱｄ２のドレイン
領域に相当するｎ+ 型半導体領域１１及び駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７に接続される。これらの接
続は負荷用ＭＩＳＦＥＴＱｐのゲート電極２３と一体に
構成された中間導電層２３を介在して行われる。
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ１の一方のｎ+
型半導体領域１８（若しくは１１）、駆動用ＭＩＳＦＥ
ＴＱｄ１のドレイン領域に相当するｎ+ 型半導体領域１
１及び駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７に接続
される。同様に、負荷用ＭＩＳＦＥＴＱｐ２のドレイン
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ２の一方のｎ+
半導体領域１８、駆動用ＭＩＳＦＥＴＱｄ２のドレイン
領域に相当するｎ+ 型半導体領域１１及び駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７に接続される。これらの接
続は負荷用ＭＩＳＦＥＴＱｐのゲート電極２３と一体に
構成された中間導電層２３を介在して行われる。
【００８３】また、負荷用ＭＩＳＦＥＴＱｐのドレイン
領域２６Ｐのｎ型チャネル形成領域２６Ｎ側の端部はゲ
ート電極２３のドレイン領域２６Ｐ側の端部から離隔さ
れる。換言すれば、負荷用ＭＩＳＦＥＴＱｐはゲート電
極２３とドレイン領域２６Ｐとが重なりを持たずに離隔
される。つまり、負荷用ＭＩＳＦＥＴＱｐのドレイン領
域２６Ｐ側はオフセット構造で構成される。このオフセ
ット構造が採用される負荷用ＭＩＳＦＥＴＱｐはｎ型チ
ャネル形成領域２６Ｎ−ドレイン領域２６Ｐ間のブレー
クダウン耐圧を向上できる。すなわち、このオフセット
構造は、ドレイン領域２６Ｐとゲート電極２３によって
チャージが誘起されるｎ型チャネル形成領域２６Ｎとを
離隔することによって、ドレイン領域２６Ｐとｎ型チャ
ネル形成領域２６Ｎとのｐｎ接合部のブレークダウン耐
圧を向上できる。本実施例のＳＲＡＭのメモリセルにお
いて、負荷用ＭＩＳＦＥＴＱｐのオフセット長（オフセ
ット寸法）は約 ０.４［μｍ］に設定される。
領域２６Ｐのｎ型チャネル形成領域２６Ｎ側の端部はゲ
ート電極２３のドレイン領域２６Ｐ側の端部から離隔さ
れる。換言すれば、負荷用ＭＩＳＦＥＴＱｐはゲート電
極２３とドレイン領域２６Ｐとが重なりを持たずに離隔
される。つまり、負荷用ＭＩＳＦＥＴＱｐのドレイン領
域２６Ｐ側はオフセット構造で構成される。このオフセ
ット構造が採用される負荷用ＭＩＳＦＥＴＱｐはｎ型チ
ャネル形成領域２６Ｎ−ドレイン領域２６Ｐ間のブレー
クダウン耐圧を向上できる。すなわち、このオフセット
構造は、ドレイン領域２６Ｐとゲート電極２３によって
チャージが誘起されるｎ型チャネル形成領域２６Ｎとを
離隔することによって、ドレイン領域２６Ｐとｎ型チャ
ネル形成領域２６Ｎとのｐｎ接合部のブレークダウン耐
圧を向上できる。本実施例のＳＲＡＭのメモリセルにお
いて、負荷用ＭＩＳＦＥＴＱｐのオフセット長（オフセ
ット寸法）は約 ０.４［μｍ］に設定される。
【００８４】前記負荷用ＭＩＳＦＥＴＱｐのソース領域
２６Ｐは、同図１、図２及び図４に示すように、電源電
圧線（Ｖcc）２６Ｐに一体に接続されかつ同一導電層で
構成される。電源電圧線２６Ｐは第４層目のゲート材形
成工程で形成された多結晶珪素膜で形成され、この多結
晶珪素膜にはソース領域２６Ｐ、ドレイン領域２６Ｐの
夫々と同様にｐ型不純物が導入される。
２６Ｐは、同図１、図２及び図４に示すように、電源電
圧線（Ｖcc）２６Ｐに一体に接続されかつ同一導電層で
構成される。電源電圧線２６Ｐは第４層目のゲート材形
成工程で形成された多結晶珪素膜で形成され、この多結
晶珪素膜にはソース領域２６Ｐ、ドレイン領域２６Ｐの
夫々と同様にｐ型不純物が導入される。
【００８５】この負荷用ＭＩＳＦＥＴＱｐのｎ型チャネ
ル形成領域２６Ｎ、ソース領域２６Ｐ及びドレイン領域
２６Ｐを構成する多結晶珪素膜は、ソース領域２６Ｐと
ドレイン領域２６Ｐとの間のリーク電流量の低減を主目
的として、薄い膜厚具体的には３０〜５０［ｎｍ］程度
の膜厚で形成される。多結晶珪素膜は、膜厚が約５０
［ｎｍ］を境にそれ以下の膜厚になると、極端にリーク
電流量が低減される。また、多結晶珪素膜は約３０［ｎ
ｍ］以上の膜厚にならないと膜を生成しない。このリー
ク電流量の低減は、負荷用ＭＩＳＦＥＴＱｐの非動作時
において、無駄な電源の供給を抑え、スタンバイ電流量
を低減できる。
ル形成領域２６Ｎ、ソース領域２６Ｐ及びドレイン領域
２６Ｐを構成する多結晶珪素膜は、ソース領域２６Ｐと
ドレイン領域２６Ｐとの間のリーク電流量の低減を主目
的として、薄い膜厚具体的には３０〜５０［ｎｍ］程度
の膜厚で形成される。多結晶珪素膜は、膜厚が約５０
［ｎｍ］を境にそれ以下の膜厚になると、極端にリーク
電流量が低減される。また、多結晶珪素膜は約３０［ｎ
ｍ］以上の膜厚にならないと膜を生成しない。このリー
ク電流量の低減は、負荷用ＭＩＳＦＥＴＱｐの非動作時
において、無駄な電源の供給を抑え、スタンバイ電流量
を低減できる。
【００８６】このように構成される負荷用ＭＩＳＦＥＴ
Ｑｐのｎ型チャネル形成領域２６Ｎは、図１及び図６
（要部をモデル化した拡大断面図）に示すように、下地
のゲート絶縁膜２４の表面がその下層の絶縁膜２１によ
り平担化され、下層突起物に基づく段差形状に影響され
ない状態において構成される。図６は、本発明の原理を
理解し易くするために、負荷用ＭＩＳＦＥＴＱｐのｎ型
チャネル形成領域２６Ｎの下地の段差形状が転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びその上面の絶縁膜１
５で生成された場合を示す。図７（平担化がされない状
態の要部をモデル化した拡大断面図）に、絶縁膜２１で
平担化されない状態、つまり下地の段差形状が負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４の表面に転写され、
このゲート絶縁膜２４上にｎ型チャネル形成領域２６Ｎ
が形成された状態を示す。
Ｑｐのｎ型チャネル形成領域２６Ｎは、図１及び図６
（要部をモデル化した拡大断面図）に示すように、下地
のゲート絶縁膜２４の表面がその下層の絶縁膜２１によ
り平担化され、下層突起物に基づく段差形状に影響され
ない状態において構成される。図６は、本発明の原理を
理解し易くするために、負荷用ＭＩＳＦＥＴＱｐのｎ型
チャネル形成領域２６Ｎの下地の段差形状が転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びその上面の絶縁膜１
５で生成された場合を示す。図７（平担化がされない状
態の要部をモデル化した拡大断面図）に、絶縁膜２１で
平担化されない状態、つまり下地の段差形状が負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４の表面に転写され、
このゲート絶縁膜２４上にｎ型チャネル形成領域２６Ｎ
が形成された状態を示す。
【００８７】図７に示すように、負荷用ＭＩＳＦＥＴＱ
ｐのｎ型チャネル形成領域２６Ｎは、下地の段差形状に
沿って、つまり下層の転送用ＭＩＳＦＥＴＱｔのゲート
電極１３の上面の絶縁膜１５の表面及びゲート電極１３
が配置されない領域に渡って配置されるとともに、それ
らの間のゲート電極１３の側面のサイドウォールスペー
サ１６の表面に（段差に）沿って配置される。図７に示
すｎ型チャネル形成領域２６Ｎの長さ（チャネル長）Ｌ
ｇ’は平面的には図６に示すｎ型チャネル形成領域２６
Ｎの長さＬｇと同等である（パターンニング寸法に変化
はない）。ところが、図７に示すｎ型チャネル形成領域
２６Ｎの実効的な長さＬｇ’は、段差の高さつまり下層
突起物の高さ（ゲート電極１３の膜厚及び絶縁膜１５の
膜厚の合計の膜厚）Ｌｈに段差を渡る数を乗じた分、図
６に示すｎ型チャネル形成領域２６Ｎの長さＬｇに比べ
て長くなる。換言すれば、図６に示すｎ型チャネル形成
領域２６Ｎの長さＬｇは、下地の段差形状が絶縁膜２１
で緩和されるので、下地の段差形状の影響による寸法の
変動が低減される。
ｐのｎ型チャネル形成領域２６Ｎは、下地の段差形状に
沿って、つまり下層の転送用ＭＩＳＦＥＴＱｔのゲート
電極１３の上面の絶縁膜１５の表面及びゲート電極１３
が配置されない領域に渡って配置されるとともに、それ
らの間のゲート電極１３の側面のサイドウォールスペー
サ１６の表面に（段差に）沿って配置される。図７に示
すｎ型チャネル形成領域２６Ｎの長さ（チャネル長）Ｌ
ｇ’は平面的には図６に示すｎ型チャネル形成領域２６
Ｎの長さＬｇと同等である（パターンニング寸法に変化
はない）。ところが、図７に示すｎ型チャネル形成領域
２６Ｎの実効的な長さＬｇ’は、段差の高さつまり下層
突起物の高さ（ゲート電極１３の膜厚及び絶縁膜１５の
膜厚の合計の膜厚）Ｌｈに段差を渡る数を乗じた分、図
６に示すｎ型チャネル形成領域２６Ｎの長さＬｇに比べ
て長くなる。換言すれば、図６に示すｎ型チャネル形成
領域２６Ｎの長さＬｇは、下地の段差形状が絶縁膜２１
で緩和されるので、下地の段差形状の影響による寸法の
変動が低減される。
【００８８】本実施例の負荷用ＭＩＳＦＥＴＱｐは、ド
レイン領域２６Ｐ側にオフセット構造が採用されるの
で、前述の図７に示すｎ型チャネル形成領域２６Ｎの実
効的な長さＬｇ’の変動は、オフセット長の変動にな
る。図８（ソース−ドレイン間電流とオフセット長との
関係図）に、負荷用ＭＩＳＦＥＴＱｐのソース領域２６
Ｐとドレイン領域２６Ｐとの間に流れる電流量（ＩDS）
とオフセット長との関係を示す。図８において、横軸は
ゲート電圧［Ｖ］、縦軸はソース−ドレイン間電流（lo
g ＩDS）［Ａ］の夫々を示す。
レイン領域２６Ｐ側にオフセット構造が採用されるの
で、前述の図７に示すｎ型チャネル形成領域２６Ｎの実
効的な長さＬｇ’の変動は、オフセット長の変動にな
る。図８（ソース−ドレイン間電流とオフセット長との
関係図）に、負荷用ＭＩＳＦＥＴＱｐのソース領域２６
Ｐとドレイン領域２６Ｐとの間に流れる電流量（ＩDS）
とオフセット長との関係を示す。図８において、横軸は
ゲート電圧［Ｖ］、縦軸はソース−ドレイン間電流（lo
g ＩDS）［Ａ］の夫々を示す。
【００８９】図８に示すように、負荷用ＭＩＳＦＥＴＱ
ｐのオフセット長（フォトリソグラフィ技術を使用した
加工寸法）を４００［ｎｍ］に設定した場合、下地の段
差形状の影響で実効的なオフセット長が６００［ｎｍ］
に増加すると、ソース−ドレイン間電流量が減少する。
このソース−ドレイン間電流量の減少は、メモリセルの
情報蓄積ノード領域への降圧された低い電源電圧Ｖccの
供給が不充分となり、データリテンション特性の不良が
発生する。また、下地の段差形状の影響で実効的なオフ
セット長が１００［ｎｍ］に減少すると、ソース−ドレ
イン間電流量が増大する。このソース−ドレイン間電流
量の増大は、メモリセルの情報蓄積ノード領域に過剰に
降圧された低い電源電圧Ｖccが供給されるので、スタン
バイ電流量が増大する。
ｐのオフセット長（フォトリソグラフィ技術を使用した
加工寸法）を４００［ｎｍ］に設定した場合、下地の段
差形状の影響で実効的なオフセット長が６００［ｎｍ］
に増加すると、ソース−ドレイン間電流量が減少する。
このソース−ドレイン間電流量の減少は、メモリセルの
情報蓄積ノード領域への降圧された低い電源電圧Ｖccの
供給が不充分となり、データリテンション特性の不良が
発生する。また、下地の段差形状の影響で実効的なオフ
セット長が１００［ｎｍ］に減少すると、ソース−ドレ
イン間電流量が増大する。このソース−ドレイン間電流
量の増大は、メモリセルの情報蓄積ノード領域に過剰に
降圧された低い電源電圧Ｖccが供給されるので、スタン
バイ電流量が増大する。
【００９０】本実施例の負荷用ＭＩＳＦＥＴＱｐは、前
述のように、下地の段差形状が緩和されるので、オフセ
ット長の実効的な変動が低減され、予じめ設定されたオ
フセット長を確保できるので、データリテンション特性
の不良、スタンバイ電流量の増大のいずれも発生しな
い。
述のように、下地の段差形状が緩和されるので、オフセ
ット長の実効的な変動が低減され、予じめ設定されたオ
フセット長を確保できるので、データリテンション特性
の不良、スタンバイ電流量の増大のいずれも発生しな
い。
【００９１】このように負荷用ＭＩＳＦＥＴＱｐの下地
の段差形状を緩和する絶縁膜２１の具体的な材料及び形
成方法については、後の形成方法において説明する。
の段差形状を緩和する絶縁膜２１の具体的な材料及び形
成方法については、後の形成方法において説明する。
【００９２】前記メモリセルの転送用ＭＩＳＦＥＴＱｔ
の他方のｎ+ 型半導体領域１８は、前記図１及び図２に
示すように、中間導電層２３、２９、埋込み型導電層３
２の夫々を順次介在し、データ線（ＤＬ）３３に接続さ
れる。
の他方のｎ+ 型半導体領域１８は、前記図１及び図２に
示すように、中間導電層２３、２９、埋込み型導電層３
２の夫々を順次介在し、データ線（ＤＬ）３３に接続さ
れる。
【００９３】前記中間導電層２９は層間絶縁膜２７上に
構成され、中間導電層２９の一端側は層間絶縁膜２７に
形成された接続孔２８を通して前記中間導電層２３に接
続される。この中間導電層２３は転送用ＭＩＳＦＥＴＱ
ｔの他方のｎ+型半導体領域１８に直接々続される。中
間導電層２９の他端側は、ワード線１３の延在方向に引
き出され、層間絶縁膜３０に形成された接続孔３１内に
埋込まれた埋込型導電層３２に接続される。この埋込型
導電層３２はデータ線３３に直接々続される。
構成され、中間導電層２９の一端側は層間絶縁膜２７に
形成された接続孔２８を通して前記中間導電層２３に接
続される。この中間導電層２３は転送用ＭＩＳＦＥＴＱ
ｔの他方のｎ+型半導体領域１８に直接々続される。中
間導電層２９の他端側は、ワード線１３の延在方向に引
き出され、層間絶縁膜３０に形成された接続孔３１内に
埋込まれた埋込型導電層３２に接続される。この埋込型
導電層３２はデータ線３３に直接々続される。
【００９４】前記中間導電層２９は、製造プロセスにお
ける第１層目の金属配線材形成工程で形成され、例えば
高融点金属膜で形成される。この高融点金属膜は、例え
ばスパッタ法若しくはＣＶＤ法で堆積したＷ膜で形成さ
れ、２５０〜３５０［ｎｍ］程度の膜厚で形成される。
ける第１層目の金属配線材形成工程で形成され、例えば
高融点金属膜で形成される。この高融点金属膜は、例え
ばスパッタ法若しくはＣＶＤ法で堆積したＷ膜で形成さ
れ、２５０〜３５０［ｎｍ］程度の膜厚で形成される。
【００９５】この中間導電層２９の下地となる層間絶縁
膜２７は例えば酸化珪素膜２７Ａ、ＢＰＳＧ膜２７Ｂの
夫々を順次積層した複合膜で構成される。下層の酸化珪
素膜２７Ａは上層のＢＰＳＧ膜２７Ｂに添加されたＰ若
しくはＢの漏れの防止を主目的として形成される。上層
のＢＰＳＧ膜２７Ｂは、リフローが施され、表面の平担
化を主目的として形成される。
膜２７は例えば酸化珪素膜２７Ａ、ＢＰＳＧ膜２７Ｂの
夫々を順次積層した複合膜で構成される。下層の酸化珪
素膜２７Ａは上層のＢＰＳＧ膜２７Ｂに添加されたＰ若
しくはＢの漏れの防止を主目的として形成される。上層
のＢＰＳＧ膜２７Ｂは、リフローが施され、表面の平担
化を主目的として形成される。
【００９６】前記埋込型導電層３２は、層間絶縁膜３０
に形成された接続孔３１内において、中間導電層２９上
に選択的に構成される。この埋込型導電層３２は、接続
孔３１で発生する急峻な段差形状を吸収し、上層のデー
タ線３３の段差部分での断線不良が防止できる。埋込型
導電層３２は、例えば選択ＣＶＤ法で堆積したＷ膜で形
成する。
に形成された接続孔３１内において、中間導電層２９上
に選択的に構成される。この埋込型導電層３２は、接続
孔３１で発生する急峻な段差形状を吸収し、上層のデー
タ線３３の段差部分での断線不良が防止できる。埋込型
導電層３２は、例えば選択ＣＶＤ法で堆積したＷ膜で形
成する。
【００９７】層間絶縁膜３０は、図１に示すように、堆
積型の酸化珪素膜３０Ａ、塗布型の酸化珪素膜３０Ｂ、
堆積型の酸化珪素膜３０Ｃの夫々を順次積層した３層の
積層構造で構成される。下層の酸化珪素膜３０Ａ、上層
の酸化珪素膜３０Ｃの夫々は、例えば、テトラエソキシ
シラン（ＴＥＯＳ:ＴetraＥthoxy Ｓilane)ガスをソー
スガスとするプラズマＣＶＤ法で堆積される。中間層の
酸化珪素膜３０Ｂは、スピンオングラス（Ｓpin Ｏn Ｇ
lass）法で塗布され、ベーク処理が施された後、全面エ
ッチング(エッチバック)される。この中間層の酸化珪素
膜３０Ｂは層間絶縁膜３０の表面の平担化を図れる。中
間層の酸化珪素膜３０Ｂは、基本的に前述の中間導電層
２９とデータ線３３とを接続する接続孔３１の領域を除
く、下層の酸化珪素膜３０Ａの表面上の段差部分に形成
される。
積型の酸化珪素膜３０Ａ、塗布型の酸化珪素膜３０Ｂ、
堆積型の酸化珪素膜３０Ｃの夫々を順次積層した３層の
積層構造で構成される。下層の酸化珪素膜３０Ａ、上層
の酸化珪素膜３０Ｃの夫々は、例えば、テトラエソキシ
シラン（ＴＥＯＳ:ＴetraＥthoxy Ｓilane)ガスをソー
スガスとするプラズマＣＶＤ法で堆積される。中間層の
酸化珪素膜３０Ｂは、スピンオングラス（Ｓpin Ｏn Ｇ
lass）法で塗布され、ベーク処理が施された後、全面エ
ッチング(エッチバック)される。この中間層の酸化珪素
膜３０Ｂは層間絶縁膜３０の表面の平担化を図れる。中
間層の酸化珪素膜３０Ｂは、基本的に前述の中間導電層
２９とデータ線３３とを接続する接続孔３１の領域を除
く、下層の酸化珪素膜３０Ａの表面上の段差部分に形成
される。
【００９８】前記データ線(ＤＬ)３３は、図１に示すよ
うに、層間絶縁膜３０上に構成される。データ線３３
は、第２層目の金属配線材形成工程で形成され、例えば
バリア性金属膜３３Ａ、アルミニウム合金膜３３Ｂの夫
々を順次積層した２層の積層構造で構成される。前記バ
リア性金属膜３３Ａは、基本的に、転送用ＭＩＳＦＥＴ
Ｑｔの他方のｎ+ 型半導体領域１８や中間導電層２３の
Ｓｉ、アルミニウム合金膜３３ＢのＡｌの夫々の相互拡
散の防止を主目的として形成される。バリア性金属膜３
３Ａは、例えばスパッタ法で堆積したＴｉＷ膜で形成さ
れ、１５０〜２５０［ｎｍ］程度の膜厚で形成される。
アルミニウム合金膜３３Ｂは、例えばＣｕ、Ｓｉの少な
くともいずれかが添加されたアルミニウムで形成され、
７００〜９００［ｎｍ］程度の膜厚で形成される。な
お、データ線３３は単層のアルミニウム合金膜若しくは
アルミニウム膜で構成してもよい。
うに、層間絶縁膜３０上に構成される。データ線３３
は、第２層目の金属配線材形成工程で形成され、例えば
バリア性金属膜３３Ａ、アルミニウム合金膜３３Ｂの夫
々を順次積層した２層の積層構造で構成される。前記バ
リア性金属膜３３Ａは、基本的に、転送用ＭＩＳＦＥＴ
Ｑｔの他方のｎ+ 型半導体領域１８や中間導電層２３の
Ｓｉ、アルミニウム合金膜３３ＢのＡｌの夫々の相互拡
散の防止を主目的として形成される。バリア性金属膜３
３Ａは、例えばスパッタ法で堆積したＴｉＷ膜で形成さ
れ、１５０〜２５０［ｎｍ］程度の膜厚で形成される。
アルミニウム合金膜３３Ｂは、例えばＣｕ、Ｓｉの少な
くともいずれかが添加されたアルミニウムで形成され、
７００〜９００［ｎｍ］程度の膜厚で形成される。な
お、データ線３３は単層のアルミニウム合金膜若しくは
アルミニウム膜で構成してもよい。
【００９９】前記メモリセル上には、前記図１及び図２
に示すように、メインワード線（ＭＷＬ）２９及びサブ
ワード線（ＳＷＬ１）２９が配置される。メインワード
線２９、サブワード線２９の夫々は、同一導電層で構成
され、前述の中間導電層２９と同一導電層で構成される
（第１層目の金属配線材形成工程で形成される）。
に示すように、メインワード線（ＭＷＬ）２９及びサブ
ワード線（ＳＷＬ１）２９が配置される。メインワード
線２９、サブワード線２９の夫々は、同一導電層で構成
され、前述の中間導電層２９と同一導電層で構成される
（第１層目の金属配線材形成工程で形成される）。
【０１００】前記メモリセルのデータ線３３上を含む基
板全面（外部端子の領域は除く）には、図１に示すよう
に、最終保護膜３４が構成される。この最終保護膜３４
は、その構造を詳細に示していないが、酸化珪素膜、窒
化珪素膜、樹脂膜の夫々を順次積層した３層の積層構造
で構成される。最終保護膜３４の下層の酸化珪素膜はテ
トラエソキシシランガスをソースガスとするＣＶＤ法で
堆積される。中間層の窒化珪素膜はプラズマＣＶＤ法で
堆積される。上層の樹脂膜は例えばポリイミド系樹脂で
形成される。
板全面（外部端子の領域は除く）には、図１に示すよう
に、最終保護膜３４が構成される。この最終保護膜３４
は、その構造を詳細に示していないが、酸化珪素膜、窒
化珪素膜、樹脂膜の夫々を順次積層した３層の積層構造
で構成される。最終保護膜３４の下層の酸化珪素膜はテ
トラエソキシシランガスをソースガスとするＣＶＤ法で
堆積される。中間層の窒化珪素膜はプラズマＣＶＤ法で
堆積される。上層の樹脂膜は例えばポリイミド系樹脂で
形成される。
【０１０１】次に、前述のＳＲＡＭの形成方法の一部、
具体的にはメモリセルの負荷用ＭＩＳＦＥＴ及びその下
地の形成方法について、図９乃至図１１（製造工程毎に
示す要部断面図）を使用し、簡単に説明する。
具体的にはメモリセルの負荷用ＭＩＳＦＥＴ及びその下
地の形成方法について、図９乃至図１１（製造工程毎に
示す要部断面図）を使用し、簡単に説明する。
【０１０２】まず、ｐ- 型半導体基板１のｐ型ウエル領
域２の主面に、メモリセルの駆動用ＭＩＳＦＥＴＱｄ及
び転送用ＭＩＳＦＥＴＱｔを形成する。駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極７の上面には絶縁膜８が、側面に
はサイドウォールスペーサ９が夫々形成される。また、
転送用ＭＩＳＦＥＴＱｔのゲート電極１３（ワード線１
３等も同様）の上面には絶縁膜１５が、側面にはサイド
ウォールスペーサ１６が夫々形成される。
域２の主面に、メモリセルの駆動用ＭＩＳＦＥＴＱｄ及
び転送用ＭＩＳＦＥＴＱｔを形成する。駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極７の上面には絶縁膜８が、側面に
はサイドウォールスペーサ９が夫々形成される。また、
転送用ＭＩＳＦＥＴＱｔのゲート電極１３（ワード線１
３等も同様）の上面には絶縁膜１５が、側面にはサイド
ウォールスペーサ１６が夫々形成される。
【０１０３】次に、図９に示すように、基板全面に、前
記駆動用ＭＩＳＦＥＴＱｄのゲート電極７、転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３等の下層突起物に基づく
段差形状の緩和を主目的として、絶縁膜２１を形成す
る。絶縁膜２１は、例えばスピンオングラス法で塗布さ
れ、この後にベーク処理で硬化され、そして、全面に異
方性エッチングを施し（エッチバック処理を施し）て形
成された酸化珪素膜で形成される。この酸化珪素膜は、
例えば約２００［ｎｍ］程度の膜厚で塗布した後、反応
性スパッタエッチング（ＲＩＥ）を使用し、堆積した膜
厚に相当する分、表面をエッチングする。
記駆動用ＭＩＳＦＥＴＱｄのゲート電極７、転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３等の下層突起物に基づく
段差形状の緩和を主目的として、絶縁膜２１を形成す
る。絶縁膜２１は、例えばスピンオングラス法で塗布さ
れ、この後にベーク処理で硬化され、そして、全面に異
方性エッチングを施し（エッチバック処理を施し）て形
成された酸化珪素膜で形成される。この酸化珪素膜は、
例えば約２００［ｎｍ］程度の膜厚で塗布した後、反応
性スパッタエッチング（ＲＩＥ）を使用し、堆積した膜
厚に相当する分、表面をエッチングする。
【０１０４】このように形成される絶縁膜２１の表面
は、同図９に示すように、転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３の上面の絶縁膜１５の表面とほぼ同等の高
さで形成される。結果的に、絶縁膜２１は、負荷用ＭＩ
ＳＦＥＴＱｐの下地の段差形状を生成する下層突起物の
間に埋込まれる。換言すれば、絶縁膜２１は、下層突起
物の高さに相当する膜厚で、若しくは下層突起物の高に
比べて若干低い程度の膜厚において、下層突起物の間に
形成される。
は、同図９に示すように、転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３の上面の絶縁膜１５の表面とほぼ同等の高
さで形成される。結果的に、絶縁膜２１は、負荷用ＭＩ
ＳＦＥＴＱｐの下地の段差形状を生成する下層突起物の
間に埋込まれる。換言すれば、絶縁膜２１は、下層突起
物の高さに相当する膜厚で、若しくは下層突起物の高に
比べて若干低い程度の膜厚において、下層突起物の間に
形成される。
【０１０５】なお、この絶縁膜２１は、特に下地の段差
形状が生長するメモリセルアレイにのみ形成してもよい
し、メモリセルアレイに限らず周辺回路の領域を含む基
板全面に形成してもよい。
形状が生長するメモリセルアレイにのみ形成してもよい
し、メモリセルアレイに限らず周辺回路の領域を含む基
板全面に形成してもよい。
【０１０６】次に、前記絶縁膜２１に接続孔２２を形成
した後、図１０に示すように、負荷用ＭＩＳＦＥＴＱｐ
のゲート電極２３及び中間導電層２３を形成する。
した後、図１０に示すように、負荷用ＭＩＳＦＥＴＱｐ
のゲート電極２３及び中間導電層２３を形成する。
【０１０７】次に、前記ゲート電極２３上、中間導電層
２３上のいずれをも含む絶縁膜２１上に負荷用ＭＩＳＦ
ＥＴＱｐのゲート絶縁膜２４を形成する。このゲート絶
縁膜２４の表面は、下層突起物に基づく下地の段差形状
が緩和されているので、平担化される。
２３上のいずれをも含む絶縁膜２１上に負荷用ＭＩＳＦ
ＥＴＱｐのゲート絶縁膜２４を形成する。このゲート絶
縁膜２４の表面は、下層突起物に基づく下地の段差形状
が緩和されているので、平担化される。
【０１０８】次に、図１１に示すように、ゲート絶縁膜
２３上に、負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成
領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐ及
び電源電圧線２６Ｐを形成する。これらの領域は、ま
ず、ＣＶＤ法で堆積された多結晶珪素膜の全面にｎ型チ
ャネル形成領域２６Ｎのしきい値電圧を調整するｎ型不
純物を導入し、この後、多結晶珪素膜の所定の領域にソ
ース領域２６Ｐ等を形成するｐ型不純物を導入し、そし
て、所定の形状にパターンニングされ、形成される。前
記ｎ型不純物の導入はイオン打込みで行われる。ｐ型不
純物の導入は、フォトリソグラフィ技術で形成されるマ
スク（図２、図４の夫々に一点鎖線で囲まれ符号２６Ｐ
を付けた領域内が開口されるマスク）を使用し、同様に
イオン打込みで行われる。多結晶珪素膜のパターンニン
グは、フォトリソグラフィ技術で形成されたマスクを使
用し、微細化を図るために、異方性エッチングで行われ
る。
２３上に、負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成
領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐ及
び電源電圧線２６Ｐを形成する。これらの領域は、ま
ず、ＣＶＤ法で堆積された多結晶珪素膜の全面にｎ型チ
ャネル形成領域２６Ｎのしきい値電圧を調整するｎ型不
純物を導入し、この後、多結晶珪素膜の所定の領域にソ
ース領域２６Ｐ等を形成するｐ型不純物を導入し、そし
て、所定の形状にパターンニングされ、形成される。前
記ｎ型不純物の導入はイオン打込みで行われる。ｐ型不
純物の導入は、フォトリソグラフィ技術で形成されるマ
スク（図２、図４の夫々に一点鎖線で囲まれ符号２６Ｐ
を付けた領域内が開口されるマスク）を使用し、同様に
イオン打込みで行われる。多結晶珪素膜のパターンニン
グは、フォトリソグラフィ技術で形成されたマスクを使
用し、微細化を図るために、異方性エッチングで行われ
る。
【０１０９】この多結晶珪素膜のパターンニング工程
は、下地の段差形状が緩和されているので、多結晶珪素
膜の平担な領域での膜厚に相当するエッチングに若干の
オーバエッチングを加える程度で行える。また、多結晶
珪素膜に不純物を導入する工程は、同様に下地の段差形
状が緩和されているので、ほぼ全域に確実に不純物が導
入される。
は、下地の段差形状が緩和されているので、多結晶珪素
膜の平担な領域での膜厚に相当するエッチングに若干の
オーバエッチングを加える程度で行える。また、多結晶
珪素膜に不純物を導入する工程は、同様に下地の段差形
状が緩和されているので、ほぼ全域に確実に不純物が導
入される。
【０１１０】この後、層間絶縁膜２７、第１層目の金属
配線材（２９）、層間絶縁膜３０、第２層目の金属配線
材（３３）等を形成することにより、前記図１及び図２
に示す、本実施例のＳＲＡＭは完成する。
配線材（２９）、層間絶縁膜３０、第２層目の金属配線
材（３３）等を形成することにより、前記図１及び図２
に示す、本実施例のＳＲＡＭは完成する。
【０１１１】本実施例１のＳＲＡＭは、下記の作用効果
が得られる。
が得られる。
【０１１２】（１）下地絶縁体（素子分離絶縁膜４、絶
縁膜８等）の第１領域上に下層突起物（ゲート電極７、
１３、絶縁膜８、１５等）が配置され、この下層突起物
上及び前記下地絶縁体の第１領域と隣接しかつ異なる第
２領域上に渡って、負荷用ＭＩＳＦＥＴＱｐのｎ型チャ
ネル形成領域２６Ｎとして使用される半導体層（多結晶
珪素膜）が配置されるメモリセルを備えたＳＲＡＭにお
いて、前記メモリセルの負荷用ＭＩＳＦＥＴＱｐのｎ型
チャネル形成領域２６Ｎとして使用される半導体層の第
１領域での高さと第２領域での高さとの差が、前記下層
突起物の高さに比べて小さく構成される。この構成によ
り、前記メモリセルのフリップフロップ回路の電源電圧
Ｖccから情報蓄積ノード領域へ供給される電流量のばら
つきを低減できるので、ＳＲＡＭにおいて、電流の過剰
供給を低減し、スタンバイ電流量を低減できる、又は電
流の供給不足を低減し、データリテンション特性の不良
を低減できる。前記スタンバイ電流量の低減化はＳＲＡ
Ｍの消費電力化を図れ、又前記データリテンション不良
の低減化はＳＲＡＭの動作信頼性を向上できる。
縁膜８等）の第１領域上に下層突起物（ゲート電極７、
１３、絶縁膜８、１５等）が配置され、この下層突起物
上及び前記下地絶縁体の第１領域と隣接しかつ異なる第
２領域上に渡って、負荷用ＭＩＳＦＥＴＱｐのｎ型チャ
ネル形成領域２６Ｎとして使用される半導体層（多結晶
珪素膜）が配置されるメモリセルを備えたＳＲＡＭにお
いて、前記メモリセルの負荷用ＭＩＳＦＥＴＱｐのｎ型
チャネル形成領域２６Ｎとして使用される半導体層の第
１領域での高さと第２領域での高さとの差が、前記下層
突起物の高さに比べて小さく構成される。この構成によ
り、前記メモリセルのフリップフロップ回路の電源電圧
Ｖccから情報蓄積ノード領域へ供給される電流量のばら
つきを低減できるので、ＳＲＡＭにおいて、電流の過剰
供給を低減し、スタンバイ電流量を低減できる、又は電
流の供給不足を低減し、データリテンション特性の不良
を低減できる。前記スタンバイ電流量の低減化はＳＲＡ
Ｍの消費電力化を図れ、又前記データリテンション不良
の低減化はＳＲＡＭの動作信頼性を向上できる。
【０１１３】（２）前記構成（１）の負荷用ＭＩＳＦＥ
ＴＱｐは、そのゲート電極２３のドレイン領域２６Ｐ側
の端面からドレイン領域２６Ｐのゲート電極２３側の端
部を離隔したオフセット構造で構成される。この構成に
より、前記負荷用ＭＩＳＦＥＴＱｐのソース領域２６Ｐ
とドレイン領域２６Ｐとの間のパンチスルー耐圧を向上
でき、この負荷用ＭＩＳＦＥＴＱｐの平面サイズを縮小
できるので、メモリセルの占有面積を縮小し、ＳＲＡＭ
の集積度を向上できる。
ＴＱｐは、そのゲート電極２３のドレイン領域２６Ｐ側
の端面からドレイン領域２６Ｐのゲート電極２３側の端
部を離隔したオフセット構造で構成される。この構成に
より、前記負荷用ＭＩＳＦＥＴＱｐのソース領域２６Ｐ
とドレイン領域２６Ｐとの間のパンチスルー耐圧を向上
でき、この負荷用ＭＩＳＦＥＴＱｐの平面サイズを縮小
できるので、メモリセルの占有面積を縮小し、ＳＲＡＭ
の集積度を向上できる。
【０１１４】（３）前記構成（１）又は構成（２）の負
荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎと
して使用される半導体層は、前記下層突起物の高さに比
べて薄い膜厚で構成される。この構成により、前記負荷
用ＭＩＳＦＥＴＱｐのソース領域２６Ｐとドレイン領域
２６Ｐとの間のリーク電流を低減できるので、スタンバ
イ電流量を低減し、ＳＲＡＭの低消費電力化を図れる。
荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎと
して使用される半導体層は、前記下層突起物の高さに比
べて薄い膜厚で構成される。この構成により、前記負荷
用ＭＩＳＦＥＴＱｐのソース領域２６Ｐとドレイン領域
２６Ｐとの間のリーク電流を低減できるので、スタンバ
イ電流量を低減し、ＳＲＡＭの低消費電力化を図れる。
【０１１５】（４）前記構成（３）の負荷用ＭＩＳＦＥ
ＴＱｐのｎ型チャネル形成領域２６Ｎとして使用される
半導体層は、３０〜５０［ｎｍ］の範囲内に膜厚が設定
される。この構成により、前記構成（３）の作用効果と
同様の作用効果が得られる。
ＴＱｐのｎ型チャネル形成領域２６Ｎとして使用される
半導体層は、３０〜５０［ｎｍ］の範囲内に膜厚が設定
される。この構成により、前記構成（３）の作用効果と
同様の作用効果が得られる。
【０１１６】（５）前記構成（１）乃至構成（４）のい
ずれかの下地絶縁体の第２領域と負荷用ＭＩＳＦＥＴＱ
ｐのｎ型チャネル形成領域２６Ｎとして使用される半導
体層との間には、前記下層突起物の高さとほぼ同等若し
くはそれに比べて若干低くなる膜厚の絶縁体２１が構成
される。この構成により、前記下地絶縁体の第２領域に
おいて、前記第１領域の下層突起物の高さに相当する
分、負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２
６Ｎとして使用される半導体層の高さを高くできる（第
１領域での半導体層の高さと同等若しくはそれに近づけ
られる、つまり下地を平担化できる）ので、前記構成
（１）乃至構成（４）のいずれかの作用効果が得られ
る。
ずれかの下地絶縁体の第２領域と負荷用ＭＩＳＦＥＴＱ
ｐのｎ型チャネル形成領域２６Ｎとして使用される半導
体層との間には、前記下層突起物の高さとほぼ同等若し
くはそれに比べて若干低くなる膜厚の絶縁体２１が構成
される。この構成により、前記下地絶縁体の第２領域に
おいて、前記第１領域の下層突起物の高さに相当する
分、負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２
６Ｎとして使用される半導体層の高さを高くできる（第
１領域での半導体層の高さと同等若しくはそれに近づけ
られる、つまり下地を平担化できる）ので、前記構成
（１）乃至構成（４）のいずれかの作用効果が得られ
る。
【０１１７】（６）下地絶縁体の第１領域上に下層突起
物が配置され、この下層突起物上及び下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４を介在し、この負荷
用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎとし
て使用される半導体層が配置されるメモリセルを備えた
ＳＲＡＭの形成方法において、下記の工程（Ａ）乃至工
程（Ｅ）を備える。（Ａ）前記下地絶縁体の第１領域上
に下層突起物を形成する工程、（Ｂ）前記下地絶縁体の
第２領域上に前記下層突起物の高さとほぼ同等若しくは
それに比べて若干低くなる膜厚の絶縁体２１を形成する
工程、（Ｃ）前記絶縁体２１の前記第１領域及び第２領
域を含む全面に前記負荷用ＭＩＳＦＥＴＱｐのゲート絶
縁膜２４を形成する工程、（Ｄ）前記ゲート絶縁膜２４
上の全面に前記負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル
形成領域２６Ｎとして使用される半導体層を形成する工
程、（Ｅ）少なくとも前記半導体層に第１領域及び第２
領域に渡って残存するパターンニングを施し、負荷用Ｍ
ＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎを形成す
る工程。この構成により、前記工程（Ｂ）で形成される
絶縁体２１で下層突起物に基づく段差が低減され、前記
工程（Ｃ）で形成されるゲート絶縁膜２４の表面が平担
化され、前記工程（Ｄ）で形成される半導体層の前記下
層突起物に基づく段差に沿った見かけ上膜厚の厚い部分
がなくなるので、半導体層の第１領域、第２領域のいず
れかの平担な領域の膜厚に応じたエッチング条件で前記
工程（Ｅ）の半導体層のパターンニングが行え、前記半
導体層のオーバエッチング量を低減できる。この半導体
層のオーバエッチング量の低減化は、半導体層の下層の
ゲート絶縁膜２４のエッチング、導体層（例えば、下層
突起物のゲート電極１３若しくは７）に達するエッチン
グのいずれも防止できるので、この下層の導体層と半導
体層との短絡不良を防止できる。
物が配置され、この下層突起物上及び下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４を介在し、この負荷
用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎとし
て使用される半導体層が配置されるメモリセルを備えた
ＳＲＡＭの形成方法において、下記の工程（Ａ）乃至工
程（Ｅ）を備える。（Ａ）前記下地絶縁体の第１領域上
に下層突起物を形成する工程、（Ｂ）前記下地絶縁体の
第２領域上に前記下層突起物の高さとほぼ同等若しくは
それに比べて若干低くなる膜厚の絶縁体２１を形成する
工程、（Ｃ）前記絶縁体２１の前記第１領域及び第２領
域を含む全面に前記負荷用ＭＩＳＦＥＴＱｐのゲート絶
縁膜２４を形成する工程、（Ｄ）前記ゲート絶縁膜２４
上の全面に前記負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル
形成領域２６Ｎとして使用される半導体層を形成する工
程、（Ｅ）少なくとも前記半導体層に第１領域及び第２
領域に渡って残存するパターンニングを施し、負荷用Ｍ
ＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎを形成す
る工程。この構成により、前記工程（Ｂ）で形成される
絶縁体２１で下層突起物に基づく段差が低減され、前記
工程（Ｃ）で形成されるゲート絶縁膜２４の表面が平担
化され、前記工程（Ｄ）で形成される半導体層の前記下
層突起物に基づく段差に沿った見かけ上膜厚の厚い部分
がなくなるので、半導体層の第１領域、第２領域のいず
れかの平担な領域の膜厚に応じたエッチング条件で前記
工程（Ｅ）の半導体層のパターンニングが行え、前記半
導体層のオーバエッチング量を低減できる。この半導体
層のオーバエッチング量の低減化は、半導体層の下層の
ゲート絶縁膜２４のエッチング、導体層（例えば、下層
突起物のゲート電極１３若しくは７）に達するエッチン
グのいずれも防止できるので、この下層の導体層と半導
体層との短絡不良を防止できる。
【０１１８】（７）下地絶縁体の第１領域上に下層突起
物が配置され、この下層突起物上及び下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、負荷用Ｍ
ＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎ、ソース
領域２６Ｐ、ドレイン領域２６Ｐのいずれかとして使用
される半導体層が配置されるメモリセルを備えたＳＲＡ
Ｍの形成方法において、下記の工程（Ａ）乃至工程
（Ｄ）を備える。（Ａ）前記下地絶縁体の第１領域上に
下層突起物を形成する工程、（Ｂ）前記下地絶縁体の第
２領域上に前記下層突起物の高さとほぼ同等若しくはそ
れに比べて若干低くなる膜厚の絶縁体２１を形成する工
程、（Ｃ）前記絶縁体２１上であって、前記第１領域及
び第２領域を含む全面に前記負荷用ＭＩＳＦＥＴＱｐの
ｎ型チャネル形成領域２６Ｎ、ソース領域２６Ｐ、ドレ
イン領域２６Ｐのいずれかとして使用される半導体層を
形成する工程、（Ｄ）前記半導体層のｎ型チャネル形成
領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐの
いずれかの領域にこのいずれかを形成する不純物をイオ
ン打込みで導入する工程。この構成により、前記工程
（Ｂ）で形成される絶縁体２１で下層突起物に基づく段
差が低減され、前記工程（Ｃ）で形成される半導体層の
下地が平担化され、この半導体層の前記下層突起物に基
づく段差に沿った見かけ上膜厚の厚い部分がなくなるの
で、前記半導体層の第１領域、第２領域、第１領域と第
２領域との間の領域のいずれの領域の膜厚もほぼ均一に
形成でき、前記工程（Ｄ）で半導体層のいずれかの領域
に不純物を均一に導入できる。この半導体層に不純物を
均一に導入できることは、ｎ型チャネル形成領域２６Ｎ
に不純物を導入する場合、半導体層の下層突起物に基づ
く膜厚の厚い領域がなくなり、不純物が導入されない領
域がなくなるので、しきい値電圧の制御を安定にできる
等、負荷用ＭＩＳＦＥＴＱｐの電気的信頼性を向上でき
る。また、半導体層に不純物を均一に導入できること
は、ソース領域２６Ｐ、ドレイン領域２６Ｐのいずれか
の領域に不純物を導入する場合、半導体層の下層突起物
に基づく膜厚の厚い領域がなくなり、不純物が導入され
ない領域がなくなるので、断線不良を防止でき、負荷用
ＭＩＳＦＥＴＱｐの電気的信頼性を向上できる。
物が配置され、この下層突起物上及び下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、負荷用Ｍ
ＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｎ、ソース
領域２６Ｐ、ドレイン領域２６Ｐのいずれかとして使用
される半導体層が配置されるメモリセルを備えたＳＲＡ
Ｍの形成方法において、下記の工程（Ａ）乃至工程
（Ｄ）を備える。（Ａ）前記下地絶縁体の第１領域上に
下層突起物を形成する工程、（Ｂ）前記下地絶縁体の第
２領域上に前記下層突起物の高さとほぼ同等若しくはそ
れに比べて若干低くなる膜厚の絶縁体２１を形成する工
程、（Ｃ）前記絶縁体２１上であって、前記第１領域及
び第２領域を含む全面に前記負荷用ＭＩＳＦＥＴＱｐの
ｎ型チャネル形成領域２６Ｎ、ソース領域２６Ｐ、ドレ
イン領域２６Ｐのいずれかとして使用される半導体層を
形成する工程、（Ｄ）前記半導体層のｎ型チャネル形成
領域２６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐの
いずれかの領域にこのいずれかを形成する不純物をイオ
ン打込みで導入する工程。この構成により、前記工程
（Ｂ）で形成される絶縁体２１で下層突起物に基づく段
差が低減され、前記工程（Ｃ）で形成される半導体層の
下地が平担化され、この半導体層の前記下層突起物に基
づく段差に沿った見かけ上膜厚の厚い部分がなくなるの
で、前記半導体層の第１領域、第２領域、第１領域と第
２領域との間の領域のいずれの領域の膜厚もほぼ均一に
形成でき、前記工程（Ｄ）で半導体層のいずれかの領域
に不純物を均一に導入できる。この半導体層に不純物を
均一に導入できることは、ｎ型チャネル形成領域２６Ｎ
に不純物を導入する場合、半導体層の下層突起物に基づ
く膜厚の厚い領域がなくなり、不純物が導入されない領
域がなくなるので、しきい値電圧の制御を安定にできる
等、負荷用ＭＩＳＦＥＴＱｐの電気的信頼性を向上でき
る。また、半導体層に不純物を均一に導入できること
は、ソース領域２６Ｐ、ドレイン領域２６Ｐのいずれか
の領域に不純物を導入する場合、半導体層の下層突起物
に基づく膜厚の厚い領域がなくなり、不純物が導入され
ない領域がなくなるので、断線不良を防止でき、負荷用
ＭＩＳＦＥＴＱｐの電気的信頼性を向上できる。
【０１１９】（実 施 例 ２）本実施例２は、前述の実
施例１のＳＲＡＭのメモリセルにおいて、負荷用ＭＩＳ
ＦＥＴＱｐの下地の平担化を図る別の方法について説明
する、本発明の第２実施例である。
施例１のＳＲＡＭのメモリセルにおいて、負荷用ＭＩＳ
ＦＥＴＱｐの下地の平担化を図る別の方法について説明
する、本発明の第２実施例である。
【０１２０】本発明の実施例２であるＳＲＡＭのメモリ
セルの要部を図１２（モデル化した拡大断面図）で示
す。
セルの要部を図１２（モデル化した拡大断面図）で示
す。
【０１２１】図１２（Ａ）に示すＳＲＡＭのメモリセル
は、下層突起物（ゲート電極１３、絶縁膜１５）の領域
の膜厚が薄く、下層突起物が存在しない領域の膜厚が厚
い絶縁膜２１Ｃにより、負荷用ＭＩＳＦＥＴＱｐの下地
の段差形状が緩和される。絶縁膜２１Ｃは、ＣＶＤ法で
堆積した後、その堆積した膜厚に相当する分、異方性エ
ッチングを施して形成した酸化珪素膜（若しくは窒化珪
素膜）２１Ａ、及びＣＶＤ法で堆積した酸化珪素膜２１
Ｂで構成される。
は、下層突起物（ゲート電極１３、絶縁膜１５）の領域
の膜厚が薄く、下層突起物が存在しない領域の膜厚が厚
い絶縁膜２１Ｃにより、負荷用ＭＩＳＦＥＴＱｐの下地
の段差形状が緩和される。絶縁膜２１Ｃは、ＣＶＤ法で
堆積した後、その堆積した膜厚に相当する分、異方性エ
ッチングを施して形成した酸化珪素膜（若しくは窒化珪
素膜）２１Ａ、及びＣＶＤ法で堆積した酸化珪素膜２１
Ｂで構成される。
【０１２２】下層の酸化珪素膜２１Ａは、所謂サイドウ
ォールスペーサとして、下層突起物の側壁に形成され
る。この下層の酸化珪素膜２１Ａは、隣接する下層突起
物間の離隔寸法を縮小するとともに、下地の段差形状を
一部緩和する。
ォールスペーサとして、下層突起物の側壁に形成され
る。この下層の酸化珪素膜２１Ａは、隣接する下層突起
物間の離隔寸法を縮小するとともに、下地の段差形状を
一部緩和する。
【０１２３】上層の酸化珪素膜２１Ｂは、ほぼ均一な膜
厚で形成されるが、下層の酸化珪素膜２１Ａで下地の段
差形状が一部緩和され、かつ隣接する下層突起物間の離
隔寸法が縮小されているので、表面が平担化される。上
層の酸化珪素膜２１Ｂは、隣接する下層突起物間の離隔
寸法の約２分の１程度の膜厚で形成することが好まし
い。
厚で形成されるが、下層の酸化珪素膜２１Ａで下地の段
差形状が一部緩和され、かつ隣接する下層突起物間の離
隔寸法が縮小されているので、表面が平担化される。上
層の酸化珪素膜２１Ｂは、隣接する下層突起物間の離隔
寸法の約２分の１程度の膜厚で形成することが好まし
い。
【０１２４】また、図１２（Ｂ）に示すＳＲＡＭのメモ
リセルは、前記図１２（Ａ）に示す絶縁膜２１Ｃと同様
に、下地の段差形状に応じて膜厚差が異なり、表面が平
担化される絶縁膜２１Ｄにより、負荷用ＭＩＳＦＥＴＱ
ｐの下地の段差形状が緩和される。絶縁膜２１ＤはＣＶ
Ｄ法で堆積されるＢＰＳＧ膜若しくはＰＳＧ膜で形成さ
れ、このＢＰＳＧ膜若しくはＰＳＧ膜は、リフローが施
され、表面が平担化される。
リセルは、前記図１２（Ａ）に示す絶縁膜２１Ｃと同様
に、下地の段差形状に応じて膜厚差が異なり、表面が平
担化される絶縁膜２１Ｄにより、負荷用ＭＩＳＦＥＴＱ
ｐの下地の段差形状が緩和される。絶縁膜２１ＤはＣＶ
Ｄ法で堆積されるＢＰＳＧ膜若しくはＰＳＧ膜で形成さ
れ、このＢＰＳＧ膜若しくはＰＳＧ膜は、リフローが施
され、表面が平担化される。
【０１２５】なお、絶縁膜２１Ｄは、前述の実施例１の
ＳＲＡＭの層間絶縁膜２７の構成と同様に、ＢＰＳＧ膜
のＢ、Ｐのいずれか若しくはＰＳＧ膜のＰの漏れを防止
するために、緻密な膜質を有する酸化珪素膜を下地層と
した２層構造で構成してもよい。
ＳＲＡＭの層間絶縁膜２７の構成と同様に、ＢＰＳＧ膜
のＢ、Ｐのいずれか若しくはＰＳＧ膜のＰの漏れを防止
するために、緻密な膜質を有する酸化珪素膜を下地層と
した２層構造で構成してもよい。
【０１２６】また、図１２（Ｃ）に示すＳＲＡＭのメモ
リセルは、下層突起物間に、平担化を主目的としたダミ
ー下層突起物（１３Ｄ及び１５Ｄ）を配置し、これらを
絶縁膜２１Ｅで被覆することにより、負荷用ＭＩＳＦＥ
ＴＱｐの下地の段差形状が緩和される。絶縁膜２１Ｅは
例えばＣＶＤ法、スパッタ法のいずれかで堆積される酸
化珪素膜を使用する。
リセルは、下層突起物間に、平担化を主目的としたダミ
ー下層突起物（１３Ｄ及び１５Ｄ）を配置し、これらを
絶縁膜２１Ｅで被覆することにより、負荷用ＭＩＳＦＥ
ＴＱｐの下地の段差形状が緩和される。絶縁膜２１Ｅは
例えばＣＶＤ法、スパッタ法のいずれかで堆積される酸
化珪素膜を使用する。
【０１２７】また、図示しないが、前述の実施例１のＳ
ＲＡＭの層間絶縁膜３０の構造と同様に、堆積型の酸化
珪素膜、塗布型の酸化珪素膜、堆積型の酸化珪素膜を順
次積層した３層構造の絶縁膜により、負荷用ＭＩＳＦＥ
ＴＱｐの下地の段差形状を緩和してもよい。この場合、
中間層の塗布型の酸化珪素膜は、エッチバック処理を施
しても施さなくてもよい。下層、上層の夫々の堆積型の
酸化珪素膜は、テトラエソキシシランガスに限らず、無
機シランガスをソースガスとするＣＶＤ法で堆積しても
よい。
ＲＡＭの層間絶縁膜３０の構造と同様に、堆積型の酸化
珪素膜、塗布型の酸化珪素膜、堆積型の酸化珪素膜を順
次積層した３層構造の絶縁膜により、負荷用ＭＩＳＦＥ
ＴＱｐの下地の段差形状を緩和してもよい。この場合、
中間層の塗布型の酸化珪素膜は、エッチバック処理を施
しても施さなくてもよい。下層、上層の夫々の堆積型の
酸化珪素膜は、テトラエソキシシランガスに限らず、無
機シランガスをソースガスとするＣＶＤ法で堆積しても
よい。
【０１２８】本実施例２のＳＲＡＭは、前述の実施例１
のＳＲＡＭと実質的に同様の作用効果が得られる。
のＳＲＡＭと実質的に同様の作用効果が得られる。
【０１２９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０１３０】例えば、本発明は、前述のＳＲＡＭに限ら
ず、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、
ＲＯＭ（Ｒead Ｏnly Ｍemory）等、所謂ＳＯＩ（Ｓili
conＯn Ｉnsulator)技術を採用する半導体記憶装置、論
理ＬＳＩ、マイクロプロセッサ、ＭＯＳＩＣ、ＣＭＯＳ
・バイポーラトランジスタ混在型半導体集積回路装置
（Ｂｉ−ＣＭＯＳ）等に適用できる。
ず、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、
ＲＯＭ（Ｒead Ｏnly Ｍemory）等、所謂ＳＯＩ（Ｓili
conＯn Ｉnsulator)技術を採用する半導体記憶装置、論
理ＬＳＩ、マイクロプロセッサ、ＭＯＳＩＣ、ＣＭＯＳ
・バイポーラトランジスタ混在型半導体集積回路装置
（Ｂｉ−ＣＭＯＳ）等に適用できる。
【０１３１】また、本発明は、ｐチャネルＭＩＳＦＥＴ
に限らず、ｎチャネルＭＩＳＦＥＴにも、若しくはｐチ
ャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴのいずれ
にも同時に適用できる。
に限らず、ｎチャネルＭＩＳＦＥＴにも、若しくはｐチ
ャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴのいずれ
にも同時に適用できる。
【０１３２】また、本発明は、ゲート電極、ゲート絶縁
膜、チャネル形成領域の夫々を順次積層したＭＩＳＦＥ
Ｔに限らず、チャネル形成領域上にゲート絶縁膜、ゲ−
ト電極の夫々を順次積層したＭＩＳＦＥＴに適用しても
よい。
膜、チャネル形成領域の夫々を順次積層したＭＩＳＦＥ
Ｔに限らず、チャネル形成領域上にゲート絶縁膜、ゲ−
ト電極の夫々を順次積層したＭＩＳＦＥＴに適用しても
よい。
【０１３３】また、本発明は、ＭＩＳＦＥＴに限らず、
例えば高抵抗負荷型メモリセルで構成されるＳＲＡＭに
おいて、前記高抵抗負荷素子にも適用できる。高抵抗負
荷素子は、例えば、多結晶珪素膜、非晶質珪素膜、単結
晶珪素膜のいずれかの半導体層で形成され、駆動用ＭＩ
ＳＦＥＴの上部等、下層突起物上に形成される。この場
合、前述の実施例と同様に、下地の段差形状が緩和され
た領域上に配置される高抵抗負荷素子は、スタンバイ電
流量を低減でき、或はデータリテンション特性の不良を
防止できる。
例えば高抵抗負荷型メモリセルで構成されるＳＲＡＭに
おいて、前記高抵抗負荷素子にも適用できる。高抵抗負
荷素子は、例えば、多結晶珪素膜、非晶質珪素膜、単結
晶珪素膜のいずれかの半導体層で形成され、駆動用ＭＩ
ＳＦＥＴの上部等、下層突起物上に形成される。この場
合、前述の実施例と同様に、下地の段差形状が緩和され
た領域上に配置される高抵抗負荷素子は、スタンバイ電
流量を低減でき、或はデータリテンション特性の不良を
防止できる。
【０１３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１３５】（１）下地の段差上部にＭＩＳＦＥＴを配
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
の電気的信頼性を向上できる。
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
の電気的信頼性を向上できる。
【０１３６】（２）下地の段差上部にメモリセルの負荷
素子としてのＭＩＳＦＥＴを配置するＳＲＡＭを備えた
半導体集積回路装置において、前記ＳＲＡＭの低消費電
力化、動作信頼性の向上の少なくともいずれかを図れ
る。
素子としてのＭＩＳＦＥＴを配置するＳＲＡＭを備えた
半導体集積回路装置において、前記ＳＲＡＭの低消費電
力化、動作信頼性の向上の少なくともいずれかを図れ
る。
【０１３７】（３）前記効果（２）に加え、前記ＳＲＡ
Ｍの集積度を向上できる。
Ｍの集積度を向上できる。
【０１３８】（４）下地の段差上部に半導体層を抵抗素
子とする半導体集積回路装置において、電気的信頼性を
向上できる。
子とする半導体集積回路装置において、電気的信頼性を
向上できる。
【０１３９】（５）下地の段差上部にＭＩＳＦＥＴを配
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域、ドレイン領域のいず
れかのパターンニングの際に最適化を図れる。
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域、ドレイン領域のいず
れかのパターンニングの際に最適化を図れる。
【０１４０】（６）下地の段差上部にＭＩＳＦＥＴを配
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域、ドレイン領域のいず
れかに不純物を導入する際に最適化を図れる。
置した半導体集積回路装置において、前記ＭＩＳＦＥＴ
のチャネル形成領域、ソース領域、ドレイン領域のいず
れかに不純物を導入する際に最適化を図れる。
【図１】本発明の実施例１であるＳＲＡＭのメモリセル
の断面図。
の断面図。
【図２】前記メモリセルの平面図。
【図３】前記メモリセルの所定製造工程における平面
図。
図。
【図４】前記メモリセルの所定製造工程における平面
図。
図。
【図５】前記メモリセルの等価回路図。
【図６】前記メモリセルの要部をモデル化した拡大断面
図。
図。
【図７】前記メモリセルの要部をモデル化した拡大断面
図。
図。
【図８】本発明の実施例１の効果を説明する特性図。
【図９】前記ＳＲＡＭの形成方法を説明する第１工程で
の断面図。
の断面図。
【図１０】第２工程での断面図。
【図１１】第３工程での断面図。
【図１２】本発明の実施例２であるＳＲＡＭのメモリセ
ルの要部をモデル化した拡大断面図。
ルの要部をモデル化した拡大断面図。
１…半導体基板、２…ウエル領域、４…素子分離絶縁
膜、６，１２，２４…ゲート絶縁膜、７，１３，２３…
ゲート電極、８，１５，２１，２１Ａ〜２１Ｅ…絶縁
膜、９，１６…サイドウォールスペーサ、１０，１１，
１７，１８…半導体領域、２６Ｎ…チャネル形成領域、
２６Ｐ…ソース領域又はドレイン領域、１３Ｄ，１５Ｄ
…ダミー突起物、Ｑ…ＭＩＳＦＥＴ。
膜、６，１２，２４…ゲート絶縁膜、７，１３，２３…
ゲート電極、８，１５，２１，２１Ａ〜２１Ｅ…絶縁
膜、９，１６…サイドウォールスペーサ、１０，１１，
１７，１８…半導体領域、２６Ｎ…チャネル形成領域、
２６Ｐ…ソース領域又はドレイン領域、１３Ｄ，１５Ｄ
…ダミー突起物、Ｑ…ＭＩＳＦＥＴ。
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フロントページの続き
(72)発明者 藤田 絵里
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 星野 裕
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 佐藤 和重
茨城県日立市久慈町4026番地 株式会社日
立製作所日立研究所内
(72)発明者 高橋 正人
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 井澤 龍一
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 吉住 圭一
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 鈴木 範夫
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 神田 隆行
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 倉本 勇
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 吉田 安子
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 橋場 総一郎
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
(72)発明者 森 ちえみ
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 松木 弘
茨城県日立市弁天町３丁目10番２号 日立
原町電子工業株式会社内
(72)発明者 有賀 成一
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 池田 修二
東京都小平市上水本町５丁目20番１号 株
式会社日立製作所武蔵工場内
Claims (10)
- 【請求項１】 下地絶縁体の第１領域上に下層突起物が
配置され、この下層突起物上及び前記下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳＦ
ＥＴのチャネル形成領域として使用される半導体層が配
置される半導体集積回路装置において、前記ＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層の第１
領域での高さと第２領域での高さとの差が、前記下層突
起物の高さに比べて小さく構成されたことを特徴とする
半導体集積回路装置。 - 【請求項２】 前記請求項１に記載のＭＩＳＦＥＴは、
ＳＲＡＭのメモリセルのフリップフロップ回路の負荷素
子であることを特徴とする半導体集積回路装置。 - 【請求項３】 前記請求項２に記載のＭＩＳＦＥＴは、
そのゲート電極のドレイン領域側の端面からドレイン領
域のゲート電極側の端部を離隔したオフセット構造で構
成されることを特徴とする半導体集積回路装置。 - 【請求項４】 前記請求項２又は請求項３に記載のＭＩ
ＳＦＥＴのチャネル形成領域として使用される半導体層
は、前記下層突起物の高さに比べて薄い膜厚で構成され
ることを特徴とする半導体集積回路装置。 - 【請求項５】 前記請求項４に記載のＭＩＳＦＥＴのチ
ャネル形成領域として使用される半導体層は、５〜５０
［ｎｍ］の範囲内に膜厚が設定されることを特徴とする
半導体集積回路装置。 - 【請求項６】 前記請求項１乃至請求項５に記載のいず
れかの下地絶縁体の第２領域とＭＩＳＦＥＴのチャネル
形成領域として使用される半導体層との間には、前記下
層突起物の高さとほぼ同等若しくはそれに比べて若干低
くなる膜厚の絶縁体が構成されることを特徴とする半導
体集積回路装置。 - 【請求項７】 前記請求項１乃至請求項５に記載のいず
れかの下地絶縁体とＭＩＳＦＥＴのチャネル形成領域と
して使用される半導体層との間には、前記第１領域の下
層突起物と前記半導体層との間の膜厚が薄く、かつ第２
領域の下地絶縁体と前記半導体層との間の膜厚が厚い絶
縁体が構成されることを特徴とする半導体集積回路装
置。 - 【請求項８】 下地絶縁体の第１領域上に下層突起物が
配置され、この下層突起物上及び前記下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、抵抗層と
して使用される半導体層が配置される半導体集積回路装
置において、前記抵抗層として使用される半導体層の第
１領域での高さと第２領域での高さとの差が、前記下層
突起物の高さに比べて小さく構成されたことを特徴とす
る半導体集積回路装置。 - 【請求項９】 下地絶縁体の第１領域上に下層突起物が
配置され、この下層突起物上及び前記下地絶縁体の第１
領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳＦ
ＥＴのゲート絶縁膜を介在し、このＭＩＳＦＥＴのチャ
ネル形成領域として使用される半導体層が配置される半
導体集積回路装置の形成方法において、下記工程（Ａ）
乃至工程（Ｅ）を備えたことを特徴とする。 （Ａ）前記下地絶縁体の第１領域上に下層突起物を形成
する工程、 （Ｂ）前記下地絶縁体の第２領域上に前記下層突起物の
高さとほぼ同等若しくはそれに比べて若干低くなる膜厚
の絶縁体、又は前記下地絶縁体の第２領域とＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層との間
にその膜厚が前記第１領域の下層突起物と前記半導体層
との間の膜厚に比べて厚い絶縁体を形成する工程、 （Ｃ）前記絶縁体の前記第１領域及び第２領域を含む全
面に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、 （Ｄ）前記ゲート絶縁膜上の全面に前記ＭＩＳＦＥＴの
チャネル形成領域として使用される半導体層を形成する
工程、 （Ｅ）少なくとも前記半導体層に第１領域及び第２領域
に渡って残存するパターンニングを施し、ＭＩＳＦＥＴ
のチャネル形成領域を形成する工程。 - 【請求項１０】 下地絶縁体の第１領域上に下層突起物
が配置され、この下層突起物上及び前記下地絶縁体の第
１領域と隣接しかつ異なる第２領域上に渡って、ＭＩＳ
ＦＥＴのチャネル形成領域、ソース領域、ドレイン領域
のいずれかとして使用される半導体層が配置される半導
体集積回路装置の形成方法において、下記工程（Ａ）乃
至工程（Ｄ）を備えたことを特徴とする。 （Ａ）前記下地絶縁体の第１領域上に下層突起物を形成
する工程、 （Ｂ）前記下地絶縁体の第２領域上に前記下層突起物の
高さとほぼ同等若しくはそれに比べて若干低くなる膜厚
の絶縁体、又は前記下地絶縁体の第２領域とＭＩＳＦＥ
Ｔのチャネル形成領域として使用される半導体層との間
にその膜厚が前記第１領域の下層突起物と前記半導体層
との間の膜厚に比べて厚い絶縁体を形成する工程、 （Ｃ）前記絶縁体上であって、前記第１領域及び第２領
域を含む全面に前記ＭＩＳＦＥＴのチャネル形成領域、
ソース領域、ドレイン領域のいずれかとして使用される
半導体層を形成する工程、 （Ｄ）前記半導体層のチャネル形成領域、ソース領域、
ドレイン領域のいずれかの領域にこのいずれかを形成す
る不純物をイオン打込みで導入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162914A JPH0513700A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路装置及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162914A JPH0513700A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路装置及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513700A true JPH0513700A (ja) | 1993-01-22 |
Family
ID=15763631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162914A Withdrawn JPH0513700A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路装置及びその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451961B2 (en) | 2000-02-03 | 2002-09-17 | Nippon Shokubai Co Ltd | Ethylenimine polymer, aqueous solution of ethylenimine polymer, production process for the same and purifying process therefor |
-
1991
- 1991-07-03 JP JP3162914A patent/JPH0513700A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451961B2 (en) | 2000-02-03 | 2002-09-17 | Nippon Shokubai Co Ltd | Ethylenimine polymer, aqueous solution of ethylenimine polymer, production process for the same and purifying process therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |