JPH1154726A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 高集積化と低消費電力化とを実現したダイナ
ミック型ＲＡＭを提供する。 【解決手段】 ダイナミック型メモリセル及びかかるダ
イナミック型メモリセルからビット線に読み出された上
記記憶キャパシタの情報電荷に従った微小電圧を増幅す
るセンスアンプの増幅ＭＯＳＦＥＴ、ビット線にプリチ
ャージ電圧を与えるプリチャージＭＯＳＦＥＴ、ビット
線を選択するカラムスイッチＭＯＳＦＥＴとを含むメモ
リアレイを備え、上記メモリアレイのＮチャンネル型Ｍ
ＯＳＦＥＴを深い深さのＮ型ウェル領域内に形成され、
負の基板バックバイアス電圧が与えられたＰ型ウェル領
域に形成され、上記メモリアレイのＰチャンネル型ＭＯ
ＳＦＥＴを、上記深い深さのＮ型ウェル領内に形成さ
れ、ワード線の選択レベルに対応した昇圧電圧が与えら
れたＮ型ウェル領域に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えば
メインワード線とサブワード線とを備えた分割ワード線
方式を採用しつつ、低しきい値電圧のＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）により構成されるも
のに利用して有効な技術に関するものである。

【０００２】

【従来の技術】周知のようにダイナミック型メモリセル
は、アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタか
らなり、上記キャパシタに電荷が在るか否かで情報記憶
動作を行う。上記キャパシタの記憶電荷は、オフ状態で
のアドレス選択ＭＯＳＦＥＴのソース，ドレイン経路を
通して流れるサブスレッショルドリーク電流等によって
失われる。そこで、従来のダイナミック型ＲＡＭでは、
上記アドレス選択ＭＯＳＦＥＴのしきい値電圧を大きく
してサブスレッショルドリーク電流を減らすことと、ビ
ット線側に接続されるソース，ドレイン拡散層での寄生
容量を減らすという観点から基板にバックバイアス電圧
を供給するものである。これに対して、上記アドレス選
択ＭＯＳＦＥＴ以外のＭＯＳＦＥＴは、低しきい値電圧
のままで使用する方が動作速度の有利であるという観点
から、上記メモリセルが形成される半導体領域とは電気
的に分離された半導体領域に形成し、回路の接地電位の
ようなバイアス電圧が与えられる。このような電気的な
半導体領域の分離のために、いわゆる３重ウェル構造が
採用されている。

【０００３】図１４の概略断面図に示すように、上記３
重ウェル構造においては、上記バックバイアス電圧ＶＢ
Ｂが印加され、メモリセルが形成されるＰ型ウェル領域
ＰＷＥＬＬは、回路の接地電位ＶＳＳが与えられる周辺
のＮチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル
領域と電気的に分離するためにＰ型基板Ｐ−ｓｕｂに形
成された深い深さのＮ型ウェル領域ＤＷＥＬＬ内に形成
される。そして、センスアンプ等の直接周辺回路を構成
するＮチャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェ
ル領域ＰＷＥＬＬとの間には分離用のＮ型ウェル領域Ｎ
ＷＥＬＬが形成される。

【０００４】

【発明が解決しようとする課題】大記憶容量化や高集積
化のために素子のいっそうの微細化が図られ、それに伴
いＭＯＳＦＥＴのしきい値電圧はいっそう低しきい値電
圧にされる。このようなＭＯＳＦＥＴの低しいき値電圧
に伴いオフ状態のときにソース−ドレイン経路に流れる
リーク電流（以下、スレッショルドリーク電流という）
によって消費電流が増大してしまうという問題が生じ
る。また、上記３重ウェル構造ではメモリセルが形成さ
れるＰ型ウェル領域と、その直接周辺回路のＮチャンネ
ル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域を分離す
る必要があり、メモリアレイ部の高集積化を妨げてい
る。

【０００５】この発明の目的は、高集積化と低消費電力
化を実現したダイナミック型ＲＡＭを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
及びかかるダイナミック型メモリセルからビット線に読
み出された上記記憶キャパシタの情報電荷に従った微小
電圧を増幅するセンスアンプの増幅ＭＯＳＦＥＴ、ビッ
ト線にプリチャージ電圧を与えるプリチャージＭＯＳＦ
ＥＴ、ビット線を選択するカラムスイッチＭＯＳＦＥＴ
とを含むメモリアレイを備え、上記メモリアレイのＮチ
ャンネル型ＭＯＳＦＥＴを深い深さのＮ型ウェル領域内
に形成され、負の基板バックバイアス電圧が与えられた
Ｐ型ウェル領域に形成され、上記メモリアレイのＰチャ
ンネル型ＭＯＳＦＥＴを、上記深い深さのＮ型ウェル領
内に形成され、ワード線の選択レベルに対応した昇圧電
圧が与えられたＮ型ウェル領域に形成する。

【０００７】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路等が設けられる。これら中央部分
１４の両側のメモリアレイに接する部分には、カラムデ
コーダ領域１３が配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プアンプ領域と、上記サブワードドライバ領域の交差部
は、交差領域（クロスエリア）１８とされる。上記セン
スアンプ領域１６に設けられるセンスアンプは、シェア
ードセンス方式により構成され、メモリセルアレイの両
端に配置されるセンスアンプを除いて、センスアンプを
中心にして左右に相補ビット線が設けられ、左右いずれ
かのメモリセルアレイの相補ビット線に選択的に接続さ
れる。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。このメインロウデコーダ１１は、
それを中心にして上下に振り分けられた２個のメモリア
レイに対応して共通に設けられる。メインワードドライ
バ１２は、上記１つのメモリアレイを貫通するように延
長されるメインワード線の選択信号を形成する。また、
上記メインワードドライバ１２にサブワード選択用のド
ライバも設けれら、後述するように上記メインワード線
と平行に延長されてサブワード選択線の選択信号を形成
する。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がワ
ードビット線方向に１６個設けられるから、全体として
の上記サブワード線は約４Ｋ分設けられ、ワード線方向
に８個設けられるから、相補ビット線は全体として約２
Ｋ分設けられる。このようなメモリアレイが全体で８個
設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビッ
トのような大記憶容量を持つようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】上記１つのメモリアレイに着目すると、１
つのメインワード線に割り当てられる８個のメモリセル
アレイのうち選択すべきメモリセルが含まれる１つのメ
モリセルアレイに対応したサブワードドライバにおい
て、１本のサブワード選択線が選択される結果、１本の
メインワード線に属する８×４＝３２本のサブワード線
の中から１つのサブワード線が選択される。上記のよう
にメインワード線方向に２Ｋ（２０４８）のメモリセル
が設けられるので、１つのサブワード線には、２０４８
／８＝２５６個のメモリセルが接続されることとなる。
特に制限されないが、リフレッシュ動作（例えばセルフ
リフレッシュモード）においては、１本のメインワード
線に対応する８本のサブワード線が選択状態とされる。

【００１５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００１６】図２には、この発明に係るダイナミック型
ＲＡＭを説明するための概略レイアウト図が示されてい
る。同図には、メモリチップ全体の概略レイアウトと、
８分割された１つのメモリアレイのレイアウトが示され
ている。同図は、図１の実施例を別の観点から図示した
ものである。つまり、図１と同様にメモリチップは、長
手方向（ワード線方向）対して左右と上下にそれぞれ２
個ずつのメモリアレイ（Array)が４分割され、その長方
向における中央部分には複数らなるボンディングパッド
及びアドレスバッファや制御バッファやプリデコーダ及
びタイミング制御回路等のような間接周辺回路（Bondin
g Pad & perifheral Circuit) が設けられる。

【００１７】上記２個ずつのメモリアレイは、それぞれ
が約８Ｍビットの記憶容量を持つようにされるものであ
り、そのうちの一方が拡大して示されているように、ワ
ード線方向に８分割され、ビット線方向に１６分割され
たサブアレイが設けられる。上記サブアレイのビット線
方向の両側には、上記ビット線方向に対してセンスアン
プ（Sence Amplifier)が配置される。上記サブアレイの
ワード線方向の両側には、サブワードドライバ（Sub-Wo
rd Driver)が配置される。

【００１８】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００１９】上記２つのアレイの中央部には、メインロ
ウデコーダが設けられる。つまり、同図に示されたアレ
イの左側には、その右側に設けられるアレイと共通に設
けられる前記メインロウデコーダに対応して、アレイコ
ントロール（Array control)回路及びメインワードドラ
イバ(Main Word dricer)が設けられる。上記アレイコン
トロール回路には、第１のサブワード選択線を駆動する
ドライバが設けられる。上記アレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの上部に
は、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YS
driver) が設けられる。

【００２０】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその直接周辺回路の一実施
例の概略レイアウト図が示されている。同図には、図２
に示されたメモリアレイの中の斜線を付した位置に配置
された４つのサブアレイＳＢＡＲＹが代表として例示的
に示されている。サブアレイＳＢＡＲＹが形成される領
域には斜線を付すことによって、その周辺に設けられサ
ブワードドライバ領域、センスアンプ領域及びクロスエ
リアとが区別されるものである。

【００２１】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
とされ、かかるサブアレイの上下に１２８個ずつに分割
して配置される。

【００２２】上記のように右上配置される第２のサブア
レイＳＢＡＲＹは、正規のサブワード線ＳＷＬが２５６
本に加えて、８本の予備ワード線が設けられる。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。上記
のように右下のサブアレイが２５６対の相補ビット線Ｂ
Ｌからなり、上記同様に１２８個のセンスアンプが上下
に配置される。上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される１２８対の相補ビット線は、そ
れに挟まれたセンスアンプＳＡに対してシェアードスイ
ッチＭＯＳＦＥＴを介して共通に接続される。

【００２３】上記のように左下配置される第３のサブア
レイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同
様にサブワード線ＳＷＬが２５６本により構成される。
上記同様に１２８個のサブワードドライバが分割して配
置される。上記下側左右に配置されたサブアレイＳＢＡ
ＲＹの１２８本のサブワード線ＳＷＬは、それに挟まれ
た領域に形成された１２８個のサブワードドライバＳＷ
Ｄに対して共通に接続される。上記のように左下配置さ
れるサブアレイＳＢＡＲＹは、２５６対からなる正規の
相補ビット線ＢＬに加えて、４対の予備ビット線４ＲＥ
Ｄが設けられる。それ故、上記２６０対からなる相補ビ
ット線ＢＬに対応した２６０個のセンスアンプＳＡは、
かかるサブアレイの上下に１３０個ずつに分割して配置
される。

【００２４】上記のように左上配置される第４のサブア
レイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同
様に正規のサブワード線ＳＷＬが２５６本に予備サブワ
ード線Ｒが８本設けられ、下隣接のサブアレイと同様に
正規の相補ビット線対の２５６対にに加えて、予備のビ
ット線が４対設けられるので、サブワードドライバは、
左右に１３２個ずつ分割して配置され、センスアンプＳ
Ａは１３０ずつが上下に分割して配置される。

【００２５】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように延長される。カラム
選択線ＹＳは、その１つが代表とて例示的に示されるよ
うに同図の縦方向に延長される。上記メインワード線Ｍ
ＷＬと平行にサブワード線ＳＷＬが配置され、上記カラ
ム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が
配置されるものである。この実施例では、特に制限され
ないが、上記４つのサブアレイを基本単位として、図２
のように８Ｍビット分のメモリアレイでは、ビット線方
向には８組のサブアレイが形成され、ワード線方向には
４組のサブアレイが構成される。１組のサブアレイが４
個で構成されるから、上記８Ｍビットのメモリアレイで
は、８×４×４＝１２８個のサブアレイが設けられる。
上記８Ｍビットのメモリアレイがチップ全体では８個設
けられるから、メモリチップ全体では１２８×８＝１０
２４個ものサブアレイが形成されるものである。

【００２６】特に制限されないが、上記４個からなるサ
ブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜
ＦＸ７Ｂが、メインワード線ＭＷＬと同様に４組（８
個）のサブアレイを貫通するように延長される。上記サ
ブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、Ｆ
Ｘ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上
に分けて延長させる。このように２つのサブアレイに対
して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、かつ、それらをサブアレイ上を延長させるように
する理由は、メモリチップサイズの小型化を図るためで
ある。

【００２７】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図２のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。

【００２８】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。

【００２９】この実施例のサブワードドライバは、後述
するように上記サブワード選択線ＦＸ０Ｂ等を通して供
給される選択信号と、それを反転させた選択信号とを用
いて１つのサブワード線ＳＷＬを選択する構成を採る。
そして、サブワードドライバは、それを中心として左右
に配置されるサブアレイのサブワード線ＳＷＬを同時に
選択するような構成を採るものである。そのため、上記
のように２つのサブアレイに対しては、１２８×２＝２
５６個ものサブワードドライバに対して、上記４本のサ
ブワード選択線を割り振って供給する。つまり、サブワ
ード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個
ものサブワードドライバに選択信号を供給する必要があ
る。

【００３０】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード線ＦＸ０が設けられる。上記第１のサブワー
ド選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬと平行に延長されるのに対して上記第２
のサブワード選択線は、それと直交するカラム選択線Ｙ
Ｓ及び相補ビット線ＢＬと平行に延長される。上記８本
の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対し
て、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶
数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに
分割されてサブアレイＳＢＡＲＹの左右に設けられたサ
ブワードドライバＳＷＤに振り分けられて配置される。

【００３１】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。

【００３２】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。

【００３３】この実施例のようにサブアレイ上のメイン
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。

【００３４】後述するようにサブワードドライバにおい
ては、上記第２のサブワード選択線ＦＸ０〜６等には、
それと平行に第１サブワード選択線ＦＸ０Ｂ〜６Ｂに対
応した選択信号を通す配線が設けられるものであるが、
その負荷が後述するように小さいので、上記第２のサブ
ワード選択線ＦＸ０〜６のように格別なドライバＦＸＤ
を設けることなく、上記第１サブワード選択線ＦＸ０Ｂ
〜６Ｂと直接接続される配線によって構成される。ただ
し、その配線層は上記第２のサブワード選択線ＦＸ０〜
６と同じものが用いられる。

【００３５】特に制限されないが、上記クロスエリアの
うち、偶数に対応した第２のサブワード選択線ＦＸ０〜
ＦＸ６の延長方向Ａに配置されたものには、○にＰで示
したようにセンスアンプに対して定電圧化された内部電
圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥ
Ｔと、○にＯで示したようにセンスアンプに対して後述
するようなオーバードライブ用のクランプ電圧ＶＤＤＣ
ＬＰを供給するＰチャンネル型のパワーＭＯＳＦＥＴ、
及び○にＮで示したようにセンスアンプに対して回路の
接地電位ＶＳＳを供給するためのＮチャンネル型のパワ
ーＭＯＳＦＥＴが設けられる。

【００３６】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ｂに
配置されたものには、○にＢで示したようにビット線の
プリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態
にさせるＮチャンネル型の駆動ＭＯＳＦＥＴと、○にＮ
で示したようにセンスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴが設けられる。このＮチャンネル型のパワーＭＯＳ
ＦＥＴは、センスアンプ列の両側からセンスアンプを構
成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴ
のソースに接地電位を供給するもきである。つまり、セ
ンスアンプエリアに設けられる１２８個又は１３０個の
センスアンプに対しては、上記Ａ側のクロスエリアに設
けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記
Ｂ側のクロスエリアに設けられたＮチャンネル型のパワ
ーＭＯＳＦＥＴの両方により接地電位が供給される。

【００３７】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして両側のサブアレイのサブワード線
を選択する。これに対して、上記選択された２つのサブ
アレイのサブワード線に対応して２つのセンスアンプが
活性化される。つまり、サブワード線を選択状態にする
と、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶
キャパシタの電荷がビット線電荷と合成されてしまうの
で、センスアンプを活性化させてもとの電荷の状態に戻
すという再書き込み動作を行う必要があるからである。
このため、上記端部のサブアレイに対応したものを除い
て、上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦＥＴ
は、それを挟んで両側のセンスアンプを活性化させるた
めに用いられる。

【００３８】これに対して、アレイの端に設けられたサ
ブアレイの右側に設けられたサブワード線駆動回路ＳＷ
Ｄでは、上記サブアレイのサブワード線しか選択しない
から、上記上記Ｐ、Ｏ及びＮで示されたパワーＭＯＳＦ
ＥＴは、上記サブアレイに対応したセンスアンプのみを
活性化するものである。上記センスアンプは、シェアー
ドセンス方式とされ、それを挟んで両側に配置されるサ
ブアレイのうち、上記サブワード線が非選択された側の
相補ビット線に対応したシェアードスイッチＭＯＳＦＥ
Ｔがオフ状態にされて切り離されることにより、上記選
択されたサブワード線に対応した相補ビット線の読み出
し信号を増幅し、メモリセルの記憶キャパシタをもとの
電荷状態に戻すというリライト動作を行う。

【００３９】図４には、この発明に係るダイナミック型
ＲＡＭの一実施例の構成図が示されている。同図におい
ては、ウェル領域のレイアウトパターンとそこに形成さ
れる素子（ＭＯＳＦＥＴ）が回路図の形式で示されてい
る。この実施例では、メモリアレイ全面の下層部には上
記深い深さのＮ型ウェル領域ＤＷＥＬＬが形成される。
このＤＷＥＬＬ上において、白地の部分がＰ型ウェル領
域ＰＷＥＬＬとされ、サブアレイ部には負のバックバイ
アス電圧ＶＢＢが供給され、サブワードドライバＳＷＤ
部のＰ型ウェル領域ＰＷＥＬＬにも同様に負のバックバ
イアス電圧ＶＢＢが供給される。網かけの部分がＮ型ウ
ェル領域ＮＷＥＬＬとされて、ワード線の選択レベルに
対応された昇圧電圧ＶＰＰが印加される。つまり、この
実施例では、メモリアレイ部のＮチャンネル型ＭＯＳＦ
ＥＴを形成するＰ型ウェル領域は全て負のバックバイア
ス電圧ＶＢＢが供給されるために、前記のような分離用
のＮ型ウェル領域が不要となり、その分高集積にでき
る。

【００４０】サブアレイ部の上記ＰＷＥＬＬ内には、相
補ビット線ＢＬとＢＬＢのサブワード線ＳＷＬとの交点
にメモリセルが配置されている。上記相補ビット線ＢＬ
とＢＬＢは、制御信号ＳＨＲによりスイッチ制御される
シェアードスイッチＭＯＳＦＥＴ、イコライズ信号ＢＬ
ＥＱによりスイッチ制御されて上記相補ビット線ＢＬと
ＢＬＢをプリチャージ電圧ＶＢＬＲに設定するプリチャ
ージ（イコライズ）回路と、センスアンプを構成するＮ
チャンネル型の増幅ＭＯＳＦＥＴと、カラム選択信号Ｙ
Ｓによりスイッチ制御されるカラムスイッチＭＯＳＦＥ
Ｔ、及びセンスアンプ活性化信号ＳＡＮを受けて、上記
Ｎチャンネル型の増幅ＭＯＳＦＥＴに上記回路の接地電
位ＶＳＳを供給するパワースイッチＭＯＳＦＥＴが形成
される。上記メモリマット部のＰＷＥＬＬをビット線Ｂ
Ｌ，ＢＬＢの延長線方向で上記Ｐ型ウェル領域ＰＷＥＬ
Ｌを分けるＮＷＥＬＬには、上記センスアンプを構成す
るＰチャンネル型ＭＯＳＦＥＴと、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴに電源電圧ＶＣＣを供給するパワー
スイッチＭＯＳＦＥＴが形成される。これにより、上記
ビット線ＢＬとＢＬＢは、上記センスアンプを中心にし
て左右に分割されるというシェアードセンスアンプ方式
とされる。

【００４１】上記ワード線ＳＷＬの延長方向においてメ
モリマットを分割するよう配置された上記ＮＷＥＬＬと
ＰＷＥＬＬには、サブワードドライバＳＷＤを構成する
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴが形成される。また、上記ＮＷＥＬＬのクロス部分
には、ローカル入出力線ＬＩＯをメイン入出力線ＭＩＯ
に接続するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴからなるＣＭＯＳスイッチが設けられ
る。上記メイン入出力線ＭＩＯには、上記ＮＷＥＬＬの
クロス部分においてＰチャンネル型ＭＯＳＦＥＴからな
るプリチャージ（イコライズ）回路が設けられる。

【００４２】ダイナミック型メモリセルは、上記１つの
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴと記憶キャパシタから構成される。アドレス選択
ＭＯＳＦＥＴのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴの一方のソース，ドレインがビッ
ト線ＢＬに接続され、他方のソース，ドレインが記憶キ
ャパシタが接続される。記憶キャパシタの他方の電極は
共通化されてプレート電圧が与えられる。上記サブワー
ド線ＳＷＬの選択レベルは、上記ビット線のハイレベル
に対して上記アドレス選択ＭＯＳＦＥＴのしきい値電圧
分だけ高くされた高電圧ＶＰＰとされる。センスアンプ
を内部降圧電圧ＶＤＬで動作させるようにした場合、セ
ンスアンプにより増幅されてビット線に与えられるハイ
レベルは、上記内部電圧ＶＤＬに対応したレベルにされ
る。したがって、上記ワード線の選択レベルに対応した
高電圧ＶＰＰはＶＤＬ＋Ｖthにされる。

【００４３】図５には、この発明に係るダイナミック型
ＲＡＭの一実施例の概略断面図が示されている。同図
（Ａ）に示したウェル構造は、Ｐ型基板Ｐ−ＳＵＢに深
い深さのＤＷＥＬＬを形成し、かかるＤＷＥＬＬ内にメ
モリアレイ部のＰ型ウェル領域が形成され、このＰ型ウ
ェル領域にはメモリセルのアドレス選択ＭＯＳＦＥＴの
他に、センスアンプ等の直接回路を構成するＮチャンネ
ル型ＭＯＳＦＥＴも形成される。そして、上記直接回路
を構成するＰチャンネル型ＭＯＳＦＥＴは、Ｎ型ウェル
領域ＮＷＥＬＬに形成される。上記Ｐ型基板ＰＳＵＢに
は、回路の接地電位ＶＳＳが与えられ、上記深い深さの
ＤＷＥＬＬには昇圧電圧ＶＰＰが印加され、上記Ｐ型ウ
ェル領域ＰＷＥＬＬには負電圧ＶＢＢが印加され、Ｎ型
ウェル領域ＮＷＥＬＬには昇圧電圧ＶＰＰが印加され
る。

【００４４】上記のようなウェル構造において、（Ｂ）
に示すようにＰチャンネル型ＭＯＳＦＥＴは、Ｎ型ウェ
ル領域ＮＷＥＬＬにｐ＋型のソース，ドレインと、かか
るソース，ドレイン間の半導体表面上にゲート絶縁膜を
介してゲート電極が形成される。上記のようなウェル構
造において、（Ｃ）に示すようにＮチャンネル型ＭＯＳ
ＦＥＴは、Ｐ型ウェル領域ＰＷＥＬＬにｎ＋型のソー
ス，ドレインと、かかるソース，ドレイン間の半導体表
面上にゲート絶縁膜を介してゲート電極が形成される。
特に制限されないが、（Ｃ）のようなＮチャンネル型Ｍ
ＯＳＦＥＴのうち、メモリセルを構成するものは、必要
な情報保持時間を確保するためにゲート下の半導体表面
（チャンネル）部分にイオン打ち込み技術によりｐ型不
純物が導入されて、しきい値電圧が比較的高くされる。
つまり、メモリセルを構成するＮチャンネル型ＭＯＳＦ
ＥＴと同じＰ型ウェル領域ＰＷＥＬＬに形成され、セン
スアンプ等の直接部を構成するＮチャンネル型ＭＯＳＦ
ＥＴとはしきい値電圧に差を持つようにされる。

【００４５】上記のようにＮチャンネル型ＭＯＳＦＥＴ
は、それが形成されるＰ型ウェル領域ＰＷＥＬＬには−
１Ｖのようなバックバイアス電圧が印加されているため
に、素子の微細化による低しきい値電圧にされるが、上
記のようなバックバイアス電圧ＶＢＢの供給による基板
効果により実効的なしきい値電圧が高くされる。その結
果、素子の微細化による高集積化を図りつつ、前記サブ
スレッショルドリーク電流が大幅に低減して低消費電力
化を図ることができる。これとともに、メモリアレイ部
では、サブアレイがセンスアンプやサブワードドライバ
によって多数に分割されるにも係わらず、従来のように
サブアレイ毎に分離用のＮＷＥＬＬが不要となって同じ
ＤＷＥＬＬ上に形成されたＰＷＥＬＬに纏めて形成でき
るためにいっそうの高集積化が可能になる。また、上記
サブワード選択線をサブアレイ上を通過させるものであ
るために、センスアンプが形成される半導体領域も小さ
くできるものとなるため、これらが相乗的に作用して大
記憶容量化あるいは記憶容量を大きくしないならチップ
サイズを小型化することができる。

【００４６】図６には、上記サブアレイのメインワード
線とサブワード線との関係を説明するための要部ブロッ
ク図が示されている。同図は、主に回路動作を説明する
ものであり、前記のようなサブワード選択線の幾何学的
な配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを纏
めて表している。同図においては、サブワード線の選択
動作を説明するために２本のメインワード線ＭＷＬ０と
ＭＷＬ１が代表として示されている。これらのメインワ
ード線ＭＷＬ０は、メインワードドライバＭＷＤ０によ
り選択される。他のメインワード線ＭＷＬ１は、上記同
様なメインワードドライバにより同様に選択される。

【００４７】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのサブ
アレイに交互に配置される。メインワードドライバに隣
接する偶数０〜６と、メインワード線の遠端側（ワード
ドライバの反対側）に配置される奇数１〜７を除いて、
サブアレイ間に配置されるサブワードドライバは、それ
を中心にした左右のサブアレイのサブワード線を駆動す
る。

【００４８】これにより、前記のようにサブアレイとし
ては、８分割されるが、上記のように実質的にサブワー
ドドライバＳＷＤにより２つのサブアレイに対応したサ
ブワード線が同時に選択されるので、実質的には上記サ
ブアレイが４組に分けられることとなる。上記のように
サブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、
それぞれメモリブロックの両側にサブワードドライバＳ
ＷＤを配置する構成では、メモリセルの配置に合わせて
高密度に配置されるサブワード線ＳＷＬの実質的なピッ
チがサブワードドライバＳＷＤの中で２倍に緩和でき、
サブワードドライバＳＷＤとサブワード線ＳＷＬとを効
率よく半導体チップ上にレイアウトすることができる。

【００４９】この実施例では、上記サブワードドライバ
ＳＷＤは、４本のサブワード線０〜６（１〜７）に対し
て共通にメインワード線ＭＷＬから選択信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸＢが設けられ
る。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本か
ら構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記
偶数列のサブワードドライバ０〜６に供給され、そのう
ち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードド
ライバ１〜７に供給される。サブワード選択線ＦＸＢ０
〜ＦＸＢ７は、サブアレイ上ではでは第２層目の金属
（メタル）配線層Ｍ２により形成され、同じく第２層目
の金属配線層Ｍ２により構成されるメインワード線ＭＷ
Ｌ０〜ＭＷＬｎと平行に延長される第１サブワード選択
線と、そこから直交する方向に延長される第２のサブワ
ード選択線からなる。特に制限されないが、上記第２の
サブワード選択線は、メインワード線ＭＷＬとの交差す
るために第３層目の金属配線層Ｍ３により構成される。

【００５０】サブワードドライバＳＷＤは、そのうちの
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭ
ＯＳインバータ回路と、上記サブワード線ＳＷＬと回路
の接地電位との間に設けられ、上記サブワード選択信号
ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成さ
れる。このスイッチＭＯＳＦＥＴＱ２３のゲートを接続
するために、実際には０、２、４、６からなるサブワー
ドドライバ列にそってＦＸとＦＸＢとの合計８本のサブ
ワード選択線が配置されるが、同図では１つの線で表し
ている。

【００５１】上記サブワード選択信号ＦＸＢの反転信号
ＦＸを形成する第２のＣＭＯＳインバータ回路Ｎ１がサ
ブワード選択線駆動回路ＦＸＤとして設けられ、その出
力信号を上記第１のＣＭＯＳインバータ回路の動作電圧
端子であるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース
端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ
１は、特に制限されないが、前記図３のようにクロスエ
リアに形成され、複数（前記実施例では６４個）からな
るサブワードドライバＳＷＤに対応して共通に用いられ
る。

【００５２】上記のようなサブワードドライバＳＷＤの
構成においては、メインワード線ＭＷＬがワード線の選
択レベルに対応した昇圧電圧ＶＰＰのようなハイレベル
のとき、上記第１のＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワー
ド線ＳＷＬを回路の接地電位のようなロウレベルにす
る。このとき、サブワード選択信号ＦＸＢが回路の接地
電位のようなロウレベルのような選択レベルとなり、サ
ブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳ
インバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに
対応した選択レベルにされても、上記メインワード線Ｍ
ＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ２１がオフ状態であるので、上記サブワード線ＳＷ
Ｌは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態
による非選択状態にされる。

【００５３】上記メインワード線ＭＷＬが選択レベルに
対応した回路の接地電位のようなロウレベルのとき、上
記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２１がオン状態になる。このとき、サブワー
ド選択信号ＦＸＢが上記回路の接地電位のようなロウレ
ベルなら、サブワード選択線駆動回路ＦＸＤとしての第
２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧
電圧ＶＰＰに対応した選択レベルにされて、サブワード
線ＳＷＬをＶＰＰのような選択レベルにする。もしも、
サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非
選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ
２の出力信号がロウレベルとなり、これとともに上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサ
ブワード線ＳＷＬをロウレベルの非選択レベルにする。

【００５４】上記メインワード線ＭＷＬ及びそれと平行
に配置される第１のサブワード選択線ＦＸＢは、上記の
ように非選択レベルが共にＶＰＰのようなハイレベルに
されている。それ故、ＲＡＭが非選択状態（スタンバ
イ）状態のときに上記平行に配置されるメインワード線
ＭＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不
良が発生しても、リーク電流が流れることがない。この
結果、メインワード線ＭＷＬの間に第１のサブワード選
択線ＦＸＢ形成してサブアレイ上に配置させることがで
き、レアウトの高密度化としても、上記リーク電流によ
る直流不良を回避することができ高信頼性となるもので
ある。

【００５５】図７には、上記メモリアレイのメインワー
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。

【００５６】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してサブアレ
イ（メモリセルアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、シェアードスイッチＭＯＳＦＥＴを介し
て相補ビット線と接続される。

【００５７】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って上記
サブ入出力線が配置される。このサブ入出力線は、カラ
ムスイッチを介して上記相補ビット線に接続される。カ
ラムスイッチは、スイッチＭＯＳＦＥＴから構成され
る。このスイッチＭＯＳＦＥＴのゲートは、カラムデコ
ーダCOLUMN DECORDER の選択信号が伝えられるカラム選
択線ＹＳに接続される。

【００５８】図８には、この発明に係るダイナミック型
ＲＡＭの間接周辺回路部分の一実施例の概略ブロック図
が示されている。タイミング制御回路ＴＧは、外部端子
から供給されるロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥ
を受けて、動作モードの判定、それに対応して内部回路
の動作に必要な各種のタイミング信号を形成する。この
明細書及び図面では、／はロウレベルがアクティブレベ
ルであることを意味するのに用いている。

【００５９】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラムウ系ア
ドレスを取り込んで保持させる信号であり、カラムアド
レスバッファＣＡＢに供給される。すなわち、カラムア
ドレスバッファＲＡＢは、上記タイミング信号φＹＬに
よりアドレス端子Ａ０〜Ａｉから入力されたアドレスを
取り込んでラッチ回路に保持させる。

【００６０】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。

【００６１】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。

【００６２】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００６３】内部電圧発生回路ＶＧは、外部端子から供
給された３．３Ｖのような電源電圧ＶＤＤと０Ｖの接地
電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８
Ｖ）、内部電圧ＶＤＬ（＋２．２Ｖ）、プレート電圧
（プリチャージ電圧）ＶＰＬ（１．１Ｖ）及び基板電圧
ＶＢＢ（−１．０Ｖ）を形成する。特に制限されない
が、上記昇圧電圧ＶＰＰと基板電圧ＶＢＢとは、チャー
ジポンプ回路と、その制御回路とを用いて上記電圧ＶＰ
Ｐ及びＶＢＢを安定的に形成する。上記内部電圧ＶＤＬ
は、基準電圧を用いて上記電源電圧ＶＤＤを内部降圧し
て安定化させて形成される。上記プレート電圧ＶＰＬや
ハーフプリチャージ電圧は、内部降圧電圧ＶＤＬを１／
２に分圧して形成される。

【００６４】図９には、この発明に係るダイナミック型
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリセル部の素子
構造が代表として例示的に示されている。メモリセルの
記憶キャパシタは、２層目のポリシリコン層をストレー
ジノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴ
の一方のソース，ドレインＳＤと接続される。上記２層
目ポリシリコン層からなるストレージノードＳＮは王冠
構造とされ、薄いゲート絶縁膜を介して３層目ポリシリ
コン層からなるプレート電極ＰＬが形成されて構成され
る。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワー
ド線ＳＷＬと一体的に構成され、１層目ポリシリコン層
とその上部に形成されたタングステンシリサイド（ＷＳ
ｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインは、ポリシリコン層とその上
部設けられた上記同様なタングステンシリサイドから構
成されたビット線ＢＬに接続される。上記メモリセルの
上部には、第２層目のメタル層Ｍ２からなるメインワー
ド線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その
上部には第３層目からなるメタル層Ｍ３からなるＹ選択
線ＹＳや、サブワード選択線ＦＸが形成される。

【００６５】同図では省略されているが、メモリセル部
の周辺部には、上記センスアンプやサブワードドライバ
ＳＷＤ等の直接周辺回路を構成するようなＮチャンネル
型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴが形成さ
れる。これらの直接周辺回路を構成するために、図示し
いが１層目メタル層が形成されている。例えば、上記Ｃ
ＭＯＳインバータ回路を構成するためにＮチャンネル型
ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとのゲート
を接続する配線は、上記１層目のメタル層Ｍ１が用いら
れる。上記ＣＭＯＳインバータ回路回路の入力端子と２
層目メタル層Ｍ２からなるメインワード線ＭＷＢとの接
続には、スルーホールを介してダミーとしての第１層目
メタル層Ｍ１に落とし、この第１層目の配線層Ｍ１とコ
ンタクトを介してゲート電極に接続される。

【００６６】３層目のメタル層Ｍ３で形成されたＹ選択
線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接
続させる場合、あるいは上記メタル層Ｍ３で形成された
サブワード線選択線ＦＸとサブワードドライバのＰチャ
ンネル型ＭＯＳＦＥＴのソース，ドレインとの接続に
は、スルーホールを介して上記ダミーとしてのメタル層
Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳ
ＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレインと接続される。

【００６７】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。本願発明では、上記のようにメインワード線Ｍ
ＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状
態であるために上記リーク電流の発生が生じない。

【００６８】上記メインワード線ＭＷＢとサブワード選
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかしながら、直流電流が増加し
てしまい、製品としての性能の悪化につながり、最悪の
場合には直流不良にされるので上記欠陥救済回路が生か
されなくなるが、上記のような構成とすることによりそ
れを回避させることができる。

【００６９】図１０には、この発明に係るダイナミック
型ＲＡＭに用いられる間接周辺回路の一実施例の概略回
路図が示されている。アドレスバッファやデコーダ、あ
るいはタイミング発生回路等の間接周辺回路は、半導体
基板上に形成されたＰ型ウェル領域とＮ型ウェル領域に
Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦ
ＥＴが形成される。これらのＭＯＳＦＥＴは、低しきい
値電圧にされることにより動作速度の点では優れてい
る。しかしながら、ダイナミック型ＲＡＭが非動作（待
機）状態に置かれるときでもＣＭＯＳ回路をうちオフ状
態にされたＮチャンネル型ＭＯＳＦＥＴ又はＰチャンネ
ル型ＭＯＳＦＥＴのサブスレッショルドリーク電流によ
って上記非動作時の消費電流を増大させてしまう。

【００７０】この実施例では、上記待機時にロウレベル
（Ｈ）にされるのような回路では、オフ状態にされる
Ｐチャンネル型ＭＯＳＦＥＴのソースはサブ電源線ＶＤ
Ｔに接続される。このの回路の出力信号を受けるの
ような回路では、上記の出力信号をロウレベル（Ｌ）
によりＮチャンネル型ＭＯＳＦＥＴがオフ状態にされる
ので、そのソースをサブ電源線ＶＳＴに接続させる。上
記サブ電源線ＶＤＴとＶＳＴは、それぞれＰチャンネル
型のスイッチＭＯＳＦＥＴ（Ｓｗ−ＭＯＳ）を介して電
源線ＶＤＤに接続され、Ｎチャンネル型のスイッチＭＯ
ＳＦＥＴ（Ｓｗ−ＭＯＳ）を介して接地線ＶＳＳに接続
され、待機時にはタイミング信号φＰとφＮとでそれぞ
れのスイッチＭＯＳＦＥＴをオフ状態にさせる。上記ス
イッチＭＯＳＦＥＴ（Ｓｗ−ＭＯＳ）は、特に制限され
ないが、３重ウェル構造を利用した前記直接周辺回路に
形成されたＭＯＳＦＥＴと同様に実効的なしきい値電圧
が高くされている。

【００７１】この構成では、の回路において、上記３
重ウェル構造によって実効的なしきい値電圧が高くされ
たスイッチＭＯＳＦＥＴのオフ状態により電流供給経路
が絶たれる。これにより、オフ状態にされるＰチャンネ
ル型ＭＯＳＦＥＴのソースが接続されたサブ電源線ＶＤ
Ｔの電位は、かかるＰチャンネル型ＭＯＳＦＥＴのサブ
スレッショルドリーク電流より電源電圧から低下する。
つまり、図１１に示した素子構造断面図に示すように、
上記Ｐチャンネル型ＭＯＳＦＥＴが形成されるＮ型ウェ
ル領域ＮＷＥＬＬに印加されている電源電圧ＶＤＤより
低い電位がソースに印加され、基板効果によって実効的
なしきい値電圧を増大させてサブスレショルドリーク電
流を低減させるで上記サブ電源線ＶＤＴの電位は一定の
電位に落ち着く。

【００７２】上記の回路においても、３重ウェル構造
によって実効的なしきい値電圧が高くされたスイッチＭ
ＯＳＦＥＴのオフ状態により電流供給経路が絶たれる。
これにより、オフ状態にされるＮチャンネル型ＭＯＳＦ
ＥＴのソースが接続されたサブ電源線ＶＳＴの電位は、
かかるＮチャンネル型ＭＯＳＦＥＴのサブスレッショル
ドリーク電流より接地電位より上昇する。つまり、図１
２に示した素子構造断面図に示すように、上記Ｎチャン
ネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域ＮＷＥ
ＬＬに印加されている接地電位ＶＳＳより高い電位がソ
ースに印加され、基板効果によって実効的なしきい値電
圧を増大させてサブスレショルドリーク電流を低減させ
るで上記サブ電源線ＶＳＴの電位は一定の電位に落ち着
く。

【００７３】これにより、アドレスバッファやデコーダ
及びタイミング発生回路と言ったようなメモリアレイ部
以外の間接周辺回路では、動作状態でのときには低しき
い値電圧化によって動作の高速化が図られるとともに、
待機状態では上記のような入力信号とそれに対応したサ
ブ電源線への接続によってサブスレッショルドリーク電
流の発生を防止できるので、待機時の消費電流を大幅に
低減させることができるものとなる。

【００７４】図１１及び図１２において、前記スイッチ
ＭＯＳＦＥＴ（Ｓｗ−ＭＯＳ）は、点線で示したＤＷＥ
ＬＬに形成されたＰ型ウェル領域ＰＷＥＬＬとＮ型ウェ
ル領域ＮＷＥＬＬに形成され、かかるＰ型ウェル領域Ｐ
ＷＥＬＬには負電圧ＶＢＢが印加され、上記Ｎ型ウェル
領域ＮＷＥＬＬにはＶＰＰが印加される。なお、間接直
接周辺回路においても、適宜に３重ウェル構造にしてサ
ブスレョショルドリーク電流を低減させるようにするも
のであってもよい。

【００７５】図１３には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略ブロック図が示されてい
る。この実施例では、２５６Ｍビットのような大記憶容
量化に向けられている。つまり、１つのメモリアレイ
（Ａrray) は、１６Ｍビットのような記憶容量を持ち、
それがメインワードドライバ（Ｍain Ｗord)とＹドライ
バ（Ｙdec)とを挟むような４つが１組とされて、全体と
して４組から構成される。１つのメモリアレイが１６Ｍ
ビットの記憶容量を持つので、４×４×１６＝２５６Ｍ
ビットのような大記憶容量を持つ。上記１つのメモリア
レイ（Ａrray) は、図２の１つのアレイト同じく構成に
される。ただし、サブアレイは、５１２対の相補ビット
線から構成されることにより、上記同じサブアレイの構
成により１６Ｍビットのような記憶容量が得られる。

【００７６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ダイナミック型メモリセル及びかかるダイナミ
ック型メモリセルからビット線に読み出された上記記憶
キャパシタの情報電荷に従った微小電圧を増幅するセン
スアンプの増幅ＭＯＳＦＥＴ、ビット線にプリチャージ
電圧を与えるプリチャージＭＯＳＦＥＴ、ビット線を選
択するカラムスイッチＭＯＳＦＥＴとを含むメモリアレ
イを備え、上記メモリアレイのＮチャンネル型ＭＯＳＦ
ＥＴを深い深さのＮ型ウェル領域内に形成され、負の基
板バックバイアス電圧が与えられたＰ型ウェル領域に形
成され、上記メモリアレイのＰチャンネル型ＭＯＳＦＥ
Ｔを、上記深い深さのＮ型ウェル領内に形成され、ワー
ド線の選択レベルに対応した昇圧電圧が与えられたＮ型
ウェル領域に形成することにより、実効的なしきい値電
圧を高くできサブスレッシルドリーク電流を低減できる
とともに、これら直接周辺回路が形成されるＰ型ウェル
領域を格別に分離する必要がなく高集積化が可能になる
という効果が得られる。

【００７７】（２） 上記ビット線として一対の相補ビ
ット線を平行に配置し、上記センスアンプの増幅ＭＯＳ
ＦＥＴは、一方のビット線に接続されたメモリセルの読
み出し信号を他方のビット線のプリチャージ電圧を参照
電圧として増幅するシェアード方式とし、上記プリチャ
ージＭＯＳＦＥＴ及びカラムスイッチＭＯＳＦＥＴをシ
ェアードスイッチＭＯＳＦＥＴを介して上記２組の相補
ビット線に対して共通に設け、これらシェアードスイッ
チＭＯＳＦＥＴも上記メモリアレイに含ませて上記３重
ウェル構造で構成することにより高集積化が可能になる
という効果が得られる。

【００７８】（３） 上記センスアンプを構成する増幅
ＭＯＳＦＥＴは、Ｐチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴからなる２つのＣＭＯＳインバー
タ回路の入力と出力とが交差接続されてなるＣＭＯＳラ
ッチ回路の複数を動作電圧と回路の接地電位をそれぞれ
を与えるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴからなるパワースイッチ回路も上記メモリ
アレイに含ませることにより、全面ＤＷＥＬＬ内にメモ
リアレイの全ての回路を構成できるので高集積化が実現
できるという効果が得られる。

【００７９】（４） 上記ワード線を、メインワード線
と、かかるメインワード線に対して共通に割り当てられ
てなる複数のサブワード線で構成し、上記サブワード線
に対して上記ダイナミック型メモリセルのアドレス選択
ＭＯＳＦＥＴのゲートが接続し、上記サブワード線は、
上記メインワード線の信号とサブワード選択線の信号と
を受けるサブワードドライバにより上記複数のうちの１
つが選択されるものとし、かかるサブワードドライバも
上記メモリアレイに含ませることにより、サブスレッシ
ョルドリーク電流を抑えつつ、高集積化と高速動作化及
び高集積化が可能になるという効果が得られる。

【００８０】（５） メモリアレイをサブワードドライ
バとメインアンプにより複数のサブアレイに分割して配
置し、上記サブアレイの複数からなる相補ビット線配列
の両端側に上記センスアンプを振り分けて分割して配置
し、上記サブアレイの複数のサブワード線列の両端側に
サブワードドライバを振り分けて分割して配置し、上記
サブアレイに対応してサブ共通入出力線が設けられ、複
数のサブアレイに対応して設けられる共通入出力線とを
接続させるスイッチ回路は、上記サブアレイの四隅に対
応され、上記センスアンプとサブワードドライバとが交
差するクロスエリアに設け、複数のサブアレイに対応し
て設けられる共通入出力線とを接続させるスイッチ回路
及び上記クロスエリアも上記メモリアレイに含ませるこ
とにより、大記憶容量化を図りつつ、高集積化が可能に
なるという効果が得られる。

【００８１】（６） 上記メモリアレイの周辺部に設け
られるＣＭＯＳ構成の間接周辺回路においては、ダイナ
ミック型ＲＡＭが非動作状態のときの入力信号がハイレ
ベルにされる第１の回路と、入力信号がロウレベルにさ
れる第２の回路に分けられ、上記第１の回路は、Ｐチャ
ンネル型スイッチＭＯＳＦＥＴを介して電源電圧が供給
される第１のサブ電源線と回路の接地線の間に設けら
れ、上記第２の回路は、電源電圧とＮチャンネル型スイ
ッチＭＯＳＦＥＴを介して回路の接地電位が供給される
第２のサブ電源線との間に設けられ、上記Ｐチャンネル
型とＮチャンネル型のスイッチＭＯＳＦＥＴは、ダイナ
ミック型ＲＡＭが動作状態にときにオン状態にされ、非
動作状態のとにオフ状態にさせることにより、動作状態
での高速化を維持しつつ非動作状態での間接周辺回路で
のサブスレッショルドリーク電流を低減させることがで
きるという効果が得られる。

【００８２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サブ
アレイの構成、または半導体チップに搭載される複数の
メモリアレイの配置は、その記憶容量等に応じて種々の
実施形態を採ることができる。また、サブワードドライ
バの構成は、種々の実施形態を採ることができる。入出
力インターフェイスの部分は、クロック信号に同期して
動作を行うようにされたシンクロナスダイナミック型Ｒ
ＡＭとしてもよいし、ランバス仕様に準拠したものであ
ってもよい。１つのメインワード線に割り当てられるサ
ブワード線の数は、前記のように４本の他に８本等種々
の実施形態を採ることができる。この発明は、ダイナミ
ック型ＲＡＭに広く利用できる。

【００８３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
及びかかるダイナミック型メモリセルからビット線に読
み出された上記記憶キャパシタの情報電荷に従った微小
電圧を増幅するセンスアンプの増幅ＭＯＳＦＥＴ、ビッ
ト線にプリチャージ電圧を与えるプリチャージＭＯＳＦ
ＥＴ、ビット線を選択するカラムスイッチＭＯＳＦＥＴ
とを含むメモリアレイを備え、上記メモリアレイのＮチ
ャンネル型ＭＯＳＦＥＴを深い深さのＮ型ウェル領域内
に形成され、負の基板バックバイアス電圧が与えられた
Ｐ型ウェル領域に形成され、上記メモリアレイのＰチャ
ンネル型ＭＯＳＦＥＴを、上記深い深さのＮ型ウェル領
内に形成され、ワード線の選択レベルに対応した昇圧電
圧が与えられたＮ型ウェル領域に形成することにより、
実効的なしきい値電圧を高くできサブスレッシルドリー
ク電流を低減できるとともに、これら直接周辺回路が形
成されるＰ型ウェル領域を格別に分離する必要がなく高
集積化が可能になる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示すレイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭを説明す
るための概略レイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭの一実施
例を示す構成図である。

【図５】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略断面図である。

【図６】図３に示したサブアレイのメインワード線とサ
ブワード線との関係を説明するための要部ブロック図で
ある。

【図７】図３のサブアレイのメインワード線とセンスア
ンプとの関係を説明するための要部ブロック図である。

【図８】この発明に係るダイナミック型ＲＡＭの間接周
辺回路部分の一実施例を示す概略ブロック図である。

【図９】この発明に係るダイナミック型ＲＡＭを説明す
るためのメモリセル部の素子構造断面図である。

【図１０】この発明に係るダイナミック型ＲＡＭに用い
られる間接周辺回路の一実施例を示す概略回路図であ
る。

【図１１】図１０の回路を説明するための素子構造断面
図である。

【図１２】図１０の回路を説明するための素子構造断面
図である。

【図１３】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略ブロック図である。

【図１４】従来の３重ウェル構造を説明するための概略
断面図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア） ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｍ
ＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレ
イ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、Ｓ
ＷＬ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、
ＳＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、
Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、
ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレ
クサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、Ｘ
ＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系
冗長回路、ＸＩＢ…デコーダ回路、ＤＷＥＬＬ…深い深
さのＮ型ウェル領域、ＰＷＥＬＬ…Ｐ型ウェル領域、Ｎ
ＷＥＬＬ…Ｎ型ウェル領域、Ｍ１〜Ｍ３…メタル層、Ｓ
Ｎ…ストレージノード、ＰＬ…プレート電極、ＢＬ…ビ
ット線、ＳＤ…ソース，ドレイン、ＦＧ…１層目ポリシ
リコン層。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/10 ６８１Ａ 27/092 ６８１Ｂ (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ゲートがワード線に接続され、一方のソ
   ース，ドレインが上記ワード線と交差するビット線に接
   続され、他方のソース，ドレインが記憶キャパシタの蓄
   積ノードに接続されたアドレス選択ＭＯＳＦＥＴからな
   るダイナミック型メモリセルと、 上記ビット線に読み出された上記記憶キャパシタの情報
   電荷に従った微小電圧を増幅するセンスアンプの増幅Ｍ
   ＯＳＦＥＴと、 上記ビット線にプリチャージ電圧を与えるプリチャージ
   ＭＯＳＦＥＴと、 上記ビット線を選択するカラムスイッチＭＯＳＦＥＴと
   を含むメモリアレイを備えてなり、 上記メモリアレイのＮチャンネル型ＭＯＳＦＥＴは、深
   い深さのＮ型ウェル領域内に形成され、負の基板バック
   バイアス電圧が与えられたＰ型ウェル領域に形成され、 上記メモリアレイのＰチャンネル型ＭＯＳＦＥＴは、上
   記深い深さのＮ型ウェル領内に形成され、上記ワード線
   の選択レベルに対応した昇圧電圧が与えられたＮ型ウェ
   ル領域に形成されてなることを特徴とするダイナミック
   型ＲＡＭ。
2. 【請求項２】 上記ビット線は、一対の相補ビット線が
   平行に配置されてなり、 上記センスアンプの増幅ＭＯＳＦＥＴは、一方のビット
   線に接続されたメモリセルの読み出し信号を他方のビッ
   ト線のプリチャージ電圧を参照電圧として増幅するもの
   であり、 かかるセンスアンプを中心にしてシェアードスイッチＭ
   ＯＳＦＥＴを介して２組の相補ビット線に共通に設けら
   れるものであり、 上記プリチャージＭＯＳＦＥＴ及びカラムスイッチＭＯ
   ＳＦＥＴは、上記シェアードスイッチＭＯＳＦＥＴを介
   して上記２組の相補ビット線に対して共通に設けられ上
   記シェアードスイッチＭＯＳＦＥＴも上記メモリアレイ
   に含まれるものであることを特徴とする請求項１のダイ
   ナミック型ＲＡＭ。
3. 【請求項３】 上記センスアンプを構成する増幅ＭＯＳ
   ＦＥＴは、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル
   型ＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路
   の入力と出力とが交差接続されてなるＣＭＯＳラッチ回
   路からなり、 センスアンプは、複数からなる上記ＣＭＯＳラッチ回路
   に動作電圧と回路の接地電位をそれぞれを与えるＰチャ
   ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴか
   らなるパワースイッチ回路により構成されるものである
   ことを特徴とする請求項１又は請求項２のダイナミック
   型ＲＡＭ。
4. 【請求項４】 上記ワード線は、メインワード線と、か
   かるメインワード線に対して共通に割り当てられてなる
   複数のサブワード線からなり、 上記サブワード線に対して上記ダイナミック型メモリセ
   ルのアドレス選択ＭＯＳＦＥＴのゲートが接続され、 上記サブワード線は、上記メインワード線の信号とサブ
   ワード選択線の信号とを受けるサブワードドライバによ
   り上記複数のうちの１つが選択されるものであり、 上記サブワードドライバも上記メモリアレイに含まれる
   ものであることを特徴とする請求項１、請求項２又は請
   求項３のダイナミック型ＲＡＭ。
5. 【請求項５】 上記ワード線は、メインワード線の延長
   方向に対して分割された長さとされ、かつ、上記メイン
   ワード線と交差するビット線方向に対して複数配置さ
   れ、複数からなるダイナミック型メモリセルのアドレス
   選択ＭＯＳＦＥＴのゲート接続されてなるサブワード線
   であり、 上記メインワード線と平行するように延長され、上記１
   つのメインワード線に割り当てられた複数のサブワード
   線の中の１つを選択する選択信号が伝えられる第１のサ
   ブワード選択線と、 上記第１のサブワード選択線の対応するものと接続さ
   れ、上記メインワード線と直交するように延長される第
   ２のサブワード選択線と、 上記メインワード線の選択信号と上記第２のサブワード
   選択線を通して伝えられた選択信号とを受けて、上記サ
   ブワード線の選択信号を形成する複数からなるサブワー
   ドドライバ及び上記複数のサブワード線、上記複数の相
   補ビット線対及びこれらの交点に設けられた複数のダイ
   ナミック型メモリセルかにより構成されてなる複数のサ
   ブアレイを備え、 上記サブアレイの複数からなるサブワード線配列の両端
   側にサブワードドライバが振り分けられて分割して配置
   され、 上記サブアレイの複数からなる相補ビット線配列の両端
   側にセンスアンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワードドライ
   バ列と上記複数のセンスアンプ列とにより囲まれるよう
   に形成され、 上記サブアレイに対応してサブ共通入出力線が設けら
   れ、複数のサブアレイに対応して設けられる共通入出力
   線とを接続させるスイッチ回路は、上記サブアレイの四
   隅に対応され、上記センスアンプとサブワードドライバ
   とが交差するクロスエリアに設けられ、 上記複数のサブアレイ、複数のサブアレイに対応して設
   けられる共通入出力線とを接続させるスイッチ回路及び
   上記クロスエリアも上記メモリアレイに含まれるもので
   あることを特徴とする請求項４のダイナミック型ＲＡ
   Ｍ。
6. 【請求項６】 上記メモリアレイの周辺部にはＣＭＯＳ
   構成の周辺回路が設けられるものであり、 上記周辺回路は、ダイナミック型ＲＡＭが非動作状態の
   ときの入力信号がハイレベルにされる第１の回路と、入
   力信号がロウレベルにされる第２の回路に分けられ、 上記第１の回路は、Ｐチャンネル型スイッチＭＯＳＦＥ
   Ｔを介して電源電圧が供給される第１のサブ電源線と回
   路の接地線の間に設けられ、 上記第２の回路は、電源電圧とＮチャンネル型スイッチ
   ＭＯＳＦＥＴを介して回路の接地電位が供給される第２
   のサブ電源線との間に設けられ、 上記Ｐチャンネル型とＮチャンネル型のスイッチＭＯＳ
   ＦＥＴは、ダイナミック型ＲＡＭが動作状態にときにオ
   ン状態にされ、上記非動作状態のときにはオフ状態にさ
   れるものであることを特徴とする請求項１、請求項２、
   請求項３、請求項４又は請求項５のダイナミック型ＲＡ
   Ｍ。