JPH0513721A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0513721A JPH0513721A JP3164498A JP16449891A JPH0513721A JP H0513721 A JPH0513721 A JP H0513721A JP 3164498 A JP3164498 A JP 3164498A JP 16449891 A JP16449891 A JP 16449891A JP H0513721 A JPH0513721 A JP H0513721A
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- type well
- power supply
- supply voltage
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Abstract
(57)【要約】
【目的】占有面積の増大を抑えつつ入力保護部の保護ダ
イオードで発生した電子の拡散によるメモリセル記憶ノ
ードのデータ破壊を防止する構造を実現する。 【構成】Ｐ型の半導体基板を用い、外部電源電圧をチッ
プ内部で降圧して内部回路に供給することにより外部電
源電圧より低い内部電源電圧で動作する半導体メモリ装
置において、外部電源電圧、内部電源電圧それぞれで動
作するトランジスタが各々分離されるべく基板上に交互
に形成されたＮ型ウェル領域、Ｐ型ウェル領域があり、
このＰ型ウェル領域内に形成されたメモリセルトランジ
スタと、このＰ型ウェル領域のうち信号入力端に接続さ
れる保護用のＰ型ウェル領域を包囲するようにこの保護
用のＰ型ウェル領域よりもさらに深い接合を持つ保護用
のＮ型ウェル領域を有した入力保護部とを具備している
ことを特徴としている。
イオードで発生した電子の拡散によるメモリセル記憶ノ
ードのデータ破壊を防止する構造を実現する。 【構成】Ｐ型の半導体基板を用い、外部電源電圧をチッ
プ内部で降圧して内部回路に供給することにより外部電
源電圧より低い内部電源電圧で動作する半導体メモリ装
置において、外部電源電圧、内部電源電圧それぞれで動
作するトランジスタが各々分離されるべく基板上に交互
に形成されたＮ型ウェル領域、Ｐ型ウェル領域があり、
このＰ型ウェル領域内に形成されたメモリセルトランジ
スタと、このＰ型ウェル領域のうち信号入力端に接続さ
れる保護用のＰ型ウェル領域を包囲するようにこの保護
用のＰ型ウェル領域よりもさらに深い接合を持つ保護用
のＮ型ウェル領域を有した入力保護部とを具備している
ことを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は特に半導体チップにお
ける基板内のウェル構造に関するもので、ハーフ・ミク
ロン（０．５μｍ〜０．６μｍのゲート長）の微細トラ
ンジスタが用いられ、外部電圧をチップ内部で降圧して
内部回路に供給する必要がある半導体メモリ装置に関す
る。
ける基板内のウェル構造に関するもので、ハーフ・ミク
ロン（０．５μｍ〜０．６μｍのゲート長）の微細トラ
ンジスタが用いられ、外部電圧をチップ内部で降圧して
内部回路に供給する必要がある半導体メモリ装置に関す
る。
【０００２】
【従来の技術】従来、ハーフ・ミクロンの微細ＣＭＯＳ
構造のＬＳＩではＴＴＬ規格の５Ｖ電源を直接チップ内
部の素子に与えると、ＭＯＳトランジスタのホット・キ
ャリヤによる性能の劣化あるいはゲート酸化膜のＴＤＤ
Ｂ（Time-Dependent Dielectric Breakdown ）に起因す
る破壊等が起こり、素子の信頼性が保てなくなる。この
ことから、ＬＳＩメモリチップ内部では、外部の５Ｖ電
源電圧を３〜４Ｖに降圧した電圧をチップ内の０．５μ
ｍオーダーのＭＯＳトランジスタに印加する。この方式
をとることによって素子の高集積化を実現している。
構造のＬＳＩではＴＴＬ規格の５Ｖ電源を直接チップ内
部の素子に与えると、ＭＯＳトランジスタのホット・キ
ャリヤによる性能の劣化あるいはゲート酸化膜のＴＤＤ
Ｂ（Time-Dependent Dielectric Breakdown ）に起因す
る破壊等が起こり、素子の信頼性が保てなくなる。この
ことから、ＬＳＩメモリチップ内部では、外部の５Ｖ電
源電圧を３〜４Ｖに降圧した電圧をチップ内の０．５μ
ｍオーダーのＭＯＳトランジスタに印加する。この方式
をとることによって素子の高集積化を実現している。
【０００３】図６は上記のような構成のＬＳＩメモリチ
ップのブロック図である。メモリチップ71の内部は、入
出力インターフェースの規格から外部電源、例えば５Ｖ
（以下Ｖext と称する）が直接使用される信号入力回路
72や信号出力回路73の入出力回路部分と、電源電圧降下
回路74により内部降圧され、例えば３〜４Ｖ（以下Ｖin
t と称する）が印加される内部回路75の回路部分とから
構成される。
ップのブロック図である。メモリチップ71の内部は、入
出力インターフェースの規格から外部電源、例えば５Ｖ
（以下Ｖext と称する）が直接使用される信号入力回路
72や信号出力回路73の入出力回路部分と、電源電圧降下
回路74により内部降圧され、例えば３〜４Ｖ（以下Ｖin
t と称する）が印加される内部回路75の回路部分とから
構成される。
【０００４】上記入出力回路部分は素子サイズが０．５
μｍより大きめに作られており、Ｖext 仕様の動作での
素子の信頼性を確保している。上記Ｖint が印加される
内部回路15は素子サイズが０．５μｍの素子によって構
成される。
μｍより大きめに作られており、Ｖext 仕様の動作での
素子の信頼性を確保している。上記Ｖint が印加される
内部回路15は素子サイズが０．５μｍの素子によって構
成される。
【０００５】このように上記ＬＳＩチップ内部には印加
電圧が異なる回路部分が混在している。このため、半導
体チップにはＶext で動作するＰチャネル型MOS トラン
ジスタとＶint で動作するＰチャネル型MOS トランジス
タそれぞれのＮウェル領域のバイアスを分離する必要が
あるためＰ型基板のシリコンウェハを使用することが多
い。
電圧が異なる回路部分が混在している。このため、半導
体チップにはＶext で動作するＰチャネル型MOS トラン
ジスタとＶint で動作するＰチャネル型MOS トランジス
タそれぞれのＮウェル領域のバイアスを分離する必要が
あるためＰ型基板のシリコンウェハを使用することが多
い。
【０００６】ところで、ＤＲＡＭ（ダイナミックＲＡ
Ｍ）あるいはＳＲＡＭ等のメモリではその記憶保持方式
から、素子あるいは半導体接合部分でのリーク特性がチ
ップ内でほぼ完全に近いレベルまで抑えられている必要
がある。これらの素子あるいは接合でのリーク不良の発
生はメモリセルでのデータ保持不良を引き起こすことに
なるからである。冗長メモリセルで救済できる数を越え
て１セルでも不良が存在すれば、そのチップは不良品と
なる。
Ｍ）あるいはＳＲＡＭ等のメモリではその記憶保持方式
から、素子あるいは半導体接合部分でのリーク特性がチ
ップ内でほぼ完全に近いレベルまで抑えられている必要
がある。これらの素子あるいは接合でのリーク不良の発
生はメモリセルでのデータ保持不良を引き起こすことに
なるからである。冗長メモリセルで救済できる数を越え
て１セルでも不良が存在すれば、そのチップは不良品と
なる。
【０００７】このような素子あるいは接合でのリーク不
良の原因はすべてが明らかにされていないが、多くの場
合、半導体基板中に存在する結晶欠陥等が引き起こす可
能性が高い。この結晶欠陥の発生の原因は製造工程中の
処理方法等に起因することが多いが、この他にシリコン
基板のタイプの違いによっても左右される。すなわちＮ
型基板よりもＰ型基板の方が結晶欠陥が発生しにくいと
いうデータがあり、Ｐ型基板がＮ型基板よりも多く使わ
れるという傾向もみられる。
良の原因はすべてが明らかにされていないが、多くの場
合、半導体基板中に存在する結晶欠陥等が引き起こす可
能性が高い。この結晶欠陥の発生の原因は製造工程中の
処理方法等に起因することが多いが、この他にシリコン
基板のタイプの違いによっても左右される。すなわちＮ
型基板よりもＰ型基板の方が結晶欠陥が発生しにくいと
いうデータがあり、Ｐ型基板がＮ型基板よりも多く使わ
れるという傾向もみられる。
【０００８】図７及び図８はＰ型基板を使って構成され
た高抵抗負荷型のメモリセルによるＣＭＯＳ型のＳＲＡ
Ｍ（スタティックＲＡＭ）の構成を示す断面図である。
上述したように、Ｐ型基板内に電源電圧Ｖext が供給さ
れる領域と電源電圧をチップ内部で降圧したＶint とが
供給される領域が両方存在する。Ｖext とＶint のそれ
ぞれの供給領域がＰウェル領域によって分離され、ＣＭ
ＯＳ構造のメモリＬＳＩが構成されている。
た高抵抗負荷型のメモリセルによるＣＭＯＳ型のＳＲＡ
Ｍ（スタティックＲＡＭ）の構成を示す断面図である。
上述したように、Ｐ型基板内に電源電圧Ｖext が供給さ
れる領域と電源電圧をチップ内部で降圧したＶint とが
供給される領域が両方存在する。Ｖext とＶint のそれ
ぞれの供給領域がＰウェル領域によって分離され、ＣＭ
ＯＳ構造のメモリＬＳＩが構成されている。
【０００９】図７において、Ｐ型基板81上にはＮウェル
領域82、Ｐウェル領域83、Ｎウェル領域84、Ｐウェル領
域85が形成されている。これら各領域にはＭＯＳトラン
ジスタが形成されている。87は各ＭＯＳトランジスタに
おける絶縁膜上のゲートを示している。Ｎウェル領域82
はＶext 、Ｐウェル領域83は接地電圧ＧＮＤが印加さ
れ、外部電源駆動回路ＥＸＴを構成する。Ｎウェル領域
84はＶint が、Ｐウェル領域85は接地電圧ＧＮＤが印加
される。このうちでメモリセルトランジスタ86の記憶ノ
ードのＮ+ 領域88には高抵抗負荷89を介しＶint が印加
される。Ｎウェル領域84、Ｐウェル領域85は内部電源駆
動回路ＩＮＴを構成する。上記構成において、入力信号
がアンダーシュート等により一時的に接地レベルよりも
低くなり、電極パッド90に印加された場合の現象を以下
に説明する。
領域82、Ｐウェル領域83、Ｎウェル領域84、Ｐウェル領
域85が形成されている。これら各領域にはＭＯＳトラン
ジスタが形成されている。87は各ＭＯＳトランジスタに
おける絶縁膜上のゲートを示している。Ｎウェル領域82
はＶext 、Ｐウェル領域83は接地電圧ＧＮＤが印加さ
れ、外部電源駆動回路ＥＸＴを構成する。Ｎウェル領域
84はＶint が、Ｐウェル領域85は接地電圧ＧＮＤが印加
される。このうちでメモリセルトランジスタ86の記憶ノ
ードのＮ+ 領域88には高抵抗負荷89を介しＶint が印加
される。Ｎウェル領域84、Ｐウェル領域85は内部電源駆
動回路ＩＮＴを構成する。上記構成において、入力信号
がアンダーシュート等により一時的に接地レベルよりも
低くなり、電極パッド90に印加された場合の現象を以下
に説明する。
【００１０】入力信号における過剰電圧入力から内部回
路を保護するために入力信号はまず入力保護部91に入力
された後、入力バッファに入力されるようになってい
る。入力保護部91は例えば、接地電圧ＧＮＤにバイアス
されたＰ型ウェル領域85、Ｐ型ウェル領域85内のＮ+ 型
領域92に入力信号がとり込まれるダイオード構造からな
る。
路を保護するために入力信号はまず入力保護部91に入力
された後、入力バッファに入力されるようになってい
る。入力保護部91は例えば、接地電圧ＧＮＤにバイアス
されたＰ型ウェル領域85、Ｐ型ウェル領域85内のＮ+ 型
領域92に入力信号がとり込まれるダイオード構造からな
る。
【００１１】上記のような構造では、電極パッド90に印
加される入力信号がアンダーシュート等により一時的に
接地レベルよりも低くなった時、入力保護ダイオード部
分が順方向バイアスされるため、Ｐウェル領域85中に少
数キャリヤである電子が注入されることになる。
加される入力信号がアンダーシュート等により一時的に
接地レベルよりも低くなった時、入力保護ダイオード部
分が順方向バイアスされるため、Ｐウェル領域85中に少
数キャリヤである電子が注入されることになる。
【００１２】図７ではメモリセル86と入力保護部91が連
続したＰウェル領域85に含まれている。Ｐウェル領域85
に注入された電子はＰウェル領域85中を拡散してメモリ
セル86の記憶ノードであるＮ+ 型領域88にまで到達しう
る（矢印93）。Ｎ+ 型領域88近傍の空乏領域に到達する
と、そこに高電圧が保持されていた場合、拡散してきた
電子によって記憶電荷が放電し記憶データが消えてしま
う。一方、図８は入力保護部が含まれる連続したＰウェ
ル領域にメモリセルが含まれない場合を示している。
続したＰウェル領域85に含まれている。Ｐウェル領域85
に注入された電子はＰウェル領域85中を拡散してメモリ
セル86の記憶ノードであるＮ+ 型領域88にまで到達しう
る（矢印93）。Ｎ+ 型領域88近傍の空乏領域に到達する
と、そこに高電圧が保持されていた場合、拡散してきた
電子によって記憶電荷が放電し記憶データが消えてしま
う。一方、図８は入力保護部が含まれる連続したＰウェ
ル領域にメモリセルが含まれない場合を示している。
【００１３】Ｐ型基板101 上にはＰウェル領域102 、Ｎ
ウェル領域103 、Ｐウェル領域104、Ｎウェル領域105
、Ｐウェル領域106 が形成されている。これら各領域
にはＭＯＳトランジスタが形成されている。Ｎウェル領
域103 はＶint 、Ｐウェル領域104 は接地電圧ＧＮＤが
印加される。Ｎウェル領域105 はＶext が、Ｐウェル領
域106 は接地電圧ＧＮＤが印加される。Ｐウェル領域10
6 には入力保護部107 が構成されている。また、ＧＮＤ
にバイアスされたＰウェル領域102 にはメモリセル108
が形成されている。メモリセル108 の記憶ノードのＮ+
領域109 には高抵抗負荷110 を介しＶint が印加され
る。Ｐウェル領域102 ，104 、Ｎウェル領域103 が内部
電源駆動回路ＩＮＴを構成し、Ｎウェル領域105 、Ｐウ
ェル領域１０６は外部電源駆動回路ＥＸＴを構成する。
ウェル領域103 、Ｐウェル領域104、Ｎウェル領域105
、Ｐウェル領域106 が形成されている。これら各領域
にはＭＯＳトランジスタが形成されている。Ｎウェル領
域103 はＶint 、Ｐウェル領域104 は接地電圧ＧＮＤが
印加される。Ｎウェル領域105 はＶext が、Ｐウェル領
域106 は接地電圧ＧＮＤが印加される。Ｐウェル領域10
6 には入力保護部107 が構成されている。また、ＧＮＤ
にバイアスされたＰウェル領域102 にはメモリセル108
が形成されている。メモリセル108 の記憶ノードのＮ+
領域109 には高抵抗負荷110 を介しＶint が印加され
る。Ｐウェル領域102 ，104 、Ｎウェル領域103 が内部
電源駆動回路ＩＮＴを構成し、Ｎウェル領域105 、Ｐウ
ェル領域１０６は外部電源駆動回路ＥＸＴを構成する。
【００１４】上記図８の構成では、Ｐウェル領域１０２
と106 は連続していない。しかし、電極パッド109 よ
り入力保護部107 のダイオード部分に注入された電子
は、入力保護部107 を含むＰウェル領域106 からＰ型基
板101 、メモリセル108 を含むＰウェル領域102 へと拡
散する。これにより、前記注入された電子はメモリセル
内の記憶ノードであるＮ+ 領域109 に到達し、高電圧で
保持されていたデータを消滅させてしまうことになる。
と106 は連続していない。しかし、電極パッド109 よ
り入力保護部107 のダイオード部分に注入された電子
は、入力保護部107 を含むＰウェル領域106 からＰ型基
板101 、メモリセル108 を含むＰウェル領域102 へと拡
散する。これにより、前記注入された電子はメモリセル
内の記憶ノードであるＮ+ 領域109 に到達し、高電圧で
保持されていたデータを消滅させてしまうことになる。
【００１５】ほとんどの大容量ＳＲＡＭでは、一般に記
憶フリップ・フロップの負荷素子として採用される高抵
抗負荷89や110 （図７、図８に図示）は数テラオームと
非常に高い。このため、上記のような拡散電子による記
憶データの破壊において、負荷側からの電圧の回復は時
定数的にみて期待できない。記憶保持の機構が似ている
ＤＲＡＭにおいても同様である。
憶フリップ・フロップの負荷素子として採用される高抵
抗負荷89や110 （図７、図８に図示）は数テラオームと
非常に高い。このため、上記のような拡散電子による記
憶データの破壊において、負荷側からの電圧の回復は時
定数的にみて期待できない。記憶保持の機構が似ている
ＤＲＡＭにおいても同様である。
【００１６】
【発明が解決しようとする課題】このように、従来では
Ｐ型基板を使用し、外部電源駆動領域と内部電源駆動領
域で形成されるトランジスタを分離する構造において、
入力保護部の保護ダイオードで発生した電子の拡散がメ
モリセルの記憶データを破壊するという欠点がある。
Ｐ型基板を使用し、外部電源駆動領域と内部電源駆動領
域で形成されるトランジスタを分離する構造において、
入力保護部の保護ダイオードで発生した電子の拡散がメ
モリセルの記憶データを破壊するという欠点がある。
【００１７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、メモリセル記憶ノード
での記憶データの破壊を防止できる構造を有する半導体
メモリ装置を提供することにある。
されたものであり、その目的は、メモリセル記憶ノード
での記憶データの破壊を防止できる構造を有する半導体
メモリ装置を提供することにある。
【００１８】
【課題を解決するための手段】この発明の半導体メモリ
装置は、Ｐ型の半導体基板を用い、外部電源電圧をチッ
プ内部で降圧して内部回路に供給することにより外部電
源電圧より低い内部電源電圧で動作する半導体メモリ装
置において、前記外部電源電圧、内部電源電圧それぞれ
で動作するトランジスタが各々分離されるべく前記基板
上に交互に形成されたＮ型ウェル領域、Ｐ型ウェル領域
と、前記Ｐ型ウェル領域内に形成されたメモリセルトラ
ンジスタと、前記Ｐ型ウェル領域のうち信号入力端に接
続される保護用のＰ型ウェル領域を包囲するようにこの
保護用のＰ型ウェル領域よりもさらに深い接合を持つ保
護用のＮ型ウェル領域を有した入力保護部とを具備した
ことを特徴としている。
装置は、Ｐ型の半導体基板を用い、外部電源電圧をチッ
プ内部で降圧して内部回路に供給することにより外部電
源電圧より低い内部電源電圧で動作する半導体メモリ装
置において、前記外部電源電圧、内部電源電圧それぞれ
で動作するトランジスタが各々分離されるべく前記基板
上に交互に形成されたＮ型ウェル領域、Ｐ型ウェル領域
と、前記Ｐ型ウェル領域内に形成されたメモリセルトラ
ンジスタと、前記Ｐ型ウェル領域のうち信号入力端に接
続される保護用のＰ型ウェル領域を包囲するようにこの
保護用のＰ型ウェル領域よりもさらに深い接合を持つ保
護用のＮ型ウェル領域を有した入力保護部とを具備した
ことを特徴としている。
【００１９】
【作用】この発明では、Ｐ型基板に深いＮウェル領域を
導入するが、一般にある程度占有面積の大きい入力保護
部のみを深いＮウェル領域中に形成する。これにより、
保護系の回路の面積増大を抑える。Ｎウェル領域に囲ま
れた入力保護部では、入力保護部内のダイオードが順方
向バイアスされた時、発生する電子はメモリセル領域に
到達できず、上記Ｎウェル領域を介して外部端子に吸収
される。
導入するが、一般にある程度占有面積の大きい入力保護
部のみを深いＮウェル領域中に形成する。これにより、
保護系の回路の面積増大を抑える。Ｎウェル領域に囲ま
れた入力保護部では、入力保護部内のダイオードが順方
向バイアスされた時、発生する電子はメモリセル領域に
到達できず、上記Ｎウェル領域を介して外部端子に吸収
される。
【００２０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００２１】まずはじめに、この発明の前提となる構成
を図４、図５を参照して説明する。図４は順方向バイア
スによって注入された電子による記憶データ破壊を防ぐ
構成の断面図である。注入電子による記憶データ破壊を
防ぐ対策として、図７に比べて深い接合を有するＮウェ
ル領域をさらに導入した構成となっている。
を図４、図５を参照して説明する。図４は順方向バイア
スによって注入された電子による記憶データ破壊を防ぐ
構成の断面図である。注入電子による記憶データ破壊を
防ぐ対策として、図７に比べて深い接合を有するＮウェ
ル領域をさらに導入した構成となっている。
【００２２】図４において、Ｐ型基板21上にＮウェル領
域22、Ｐウェル領域23、Ｎウェル領域24、Ｐウェル領域
25、Ｎウェル領域26、Ｐウェル領域27が形成されてい
る。これら各領域22，23，24，25にはＭＯＳトランジス
タが形成されている。Ｎウェル領域22にはＶext 、Ｐウ
ェル領域23には接地電圧ＧＮＤが印加され外部電源駆動
回路ＥＸＴを構成する。Ｎウェル領域24はＶint が、Ｐ
ウェル領域25や17には接地電圧ＧＮＤが印加される。こ
のうちでメモリセル28の記憶ノードのＮ+ 領域29には高
抵抗負荷30を介しＶint が印加される。Ｎウェル領域26
にＶint が印加され、Ｎウェル領域24と26が深いＮウェ
ル領域31によってつながっている。これにより、メモリ
セル28を含むＰウェル領域25はＮウェル領域24，26，31
により囲まれる。これらの領域24，25，26は内部電源駆
動回路ＩＮＴを構成する。
域22、Ｐウェル領域23、Ｎウェル領域24、Ｐウェル領域
25、Ｎウェル領域26、Ｐウェル領域27が形成されてい
る。これら各領域22，23，24，25にはＭＯＳトランジス
タが形成されている。Ｎウェル領域22にはＶext 、Ｐウ
ェル領域23には接地電圧ＧＮＤが印加され外部電源駆動
回路ＥＸＴを構成する。Ｎウェル領域24はＶint が、Ｐ
ウェル領域25や17には接地電圧ＧＮＤが印加される。こ
のうちでメモリセル28の記憶ノードのＮ+ 領域29には高
抵抗負荷30を介しＶint が印加される。Ｎウェル領域26
にＶint が印加され、Ｎウェル領域24と26が深いＮウェ
ル領域31によってつながっている。これにより、メモリ
セル28を含むＰウェル領域25はＮウェル領域24，26，31
により囲まれる。これらの領域24，25，26は内部電源駆
動回路ＩＮＴを構成する。
【００２３】メモリセル等、内部電源電圧Ｖint によっ
て駆動される内部電源駆動回路ＩＮＴを深いＮウェル領
域31内に構成することにより、電子が注入されＰ型の領
域を拡散してもメモリセルまで到達できない構造とな
る。例えば、電極パッド32に印加された信号電圧によっ
て拡散した電子はメモリセル28を含んだＰウェル領域25
に到達する前に必ずＶint が印加される端子に吸収され
る（矢印33）。よって、データ破壊を防止することがで
きる。
て駆動される内部電源駆動回路ＩＮＴを深いＮウェル領
域31内に構成することにより、電子が注入されＰ型の領
域を拡散してもメモリセルまで到達できない構造とな
る。例えば、電極パッド32に印加された信号電圧によっ
て拡散した電子はメモリセル28を含んだＰウェル領域25
に到達する前に必ずＶint が印加される端子に吸収され
る（矢印33）。よって、データ破壊を防止することがで
きる。
【００２４】しかしながら、上記構成によれば、深いＮ
ウェル領域31は内部電源電圧Ｖintでバイアスされるこ
とから、Ｖint を生成する前記図６に示す電源電圧降下
回路74の負担が大きくなってしまう。
ウェル領域31は内部電源電圧Ｖintでバイアスされるこ
とから、Ｖint を生成する前記図６に示す電源電圧降下
回路74の負担が大きくなってしまう。
【００２５】すなわち、Ｖint が印加される端子で大き
なピーク電流が発生したような場合、基板21との間で大
きな接合容量を持つ深いＮウェル領域31が充電されるま
で内部電源電圧が一時的に下がってしまい、回路動作が
不安定になる恐れがある。
なピーク電流が発生したような場合、基板21との間で大
きな接合容量を持つ深いＮウェル領域31が充電されるま
で内部電源電圧が一時的に下がってしまい、回路動作が
不安定になる恐れがある。
【００２６】また、このような問題を回避する対策とし
て、図５に示されるように、メモリセルのみがＶext に
バイアスされた深いＮウェル領域内に構成される方法が
ある。以下に図５の構成を説明する。
て、図５に示されるように、メモリセルのみがＶext に
バイアスされた深いＮウェル領域内に構成される方法が
ある。以下に図５の構成を説明する。
【００２７】Ｐ型基板41上にはＶext が印加されるＮウ
ェル領域42が形成され、この領域42を挟むようにＧＮＤ
が印加されるＰウェル領域43，44が形成されている。Ｐ
ウェル領域44に隣接してメモリセル部45が形成されてい
る。メモリセル部45はセルトランジスタが形成されたＰ
ウェル領域46をＮウェル領域47，48が挟むように形成さ
れている。これらＰウェル領域46、Ｎウェル領域47，48
の下には深いＮウェル領域49が形成されている。さらに
Ｐウェル領域50，51に挟まれたＮウェル領域５２のメモ
リセルアレイ中のＰＭＯＳ領域を隔てて、メモリセル部
５３が形成されている。メモリセル部53はセルトランジ
スタが形成されたＰウェル領域54をＮウェル領域55，56
が挟むように形成されている。これらＰウェル領域54、
Ｎウェル領域55，56の下には深いＮウェル領域57が形成
されている。Ｎウェル領域56に接して電極パッド58から
入力信号が印加されるＰウェル領域59が形成されてい
る。
ェル領域42が形成され、この領域42を挟むようにＧＮＤ
が印加されるＰウェル領域43，44が形成されている。Ｐ
ウェル領域44に隣接してメモリセル部45が形成されてい
る。メモリセル部45はセルトランジスタが形成されたＰ
ウェル領域46をＮウェル領域47，48が挟むように形成さ
れている。これらＰウェル領域46、Ｎウェル領域47，48
の下には深いＮウェル領域49が形成されている。さらに
Ｐウェル領域50，51に挟まれたＮウェル領域５２のメモ
リセルアレイ中のＰＭＯＳ領域を隔てて、メモリセル部
５３が形成されている。メモリセル部53はセルトランジ
スタが形成されたＰウェル領域54をＮウェル領域55，56
が挟むように形成されている。これらＰウェル領域54、
Ｎウェル領域55，56の下には深いＮウェル領域57が形成
されている。Ｎウェル領域56に接して電極パッド58から
入力信号が印加されるＰウェル領域59が形成されてい
る。
【００２８】このような構成によれば、例えば、電極パ
ッド58に印加された信号電圧によって拡散した電子はメ
モリセル部53の回りのＮウェル領域56に到達し、Ｖext
が印加される端子60に吸収される（矢印61）。よって、
データ破壊を防止することができる。
ッド58に印加された信号電圧によって拡散した電子はメ
モリセル部53の回りのＮウェル領域56に到達し、Ｖext
が印加される端子60に吸収される（矢印61）。よって、
データ破壊を防止することができる。
【００２９】上記構成によれば、メモリセル部45や53の
Ｎチャネル型ＭＯＳトランジスタ領域が深いＮウェル領
域49や57内に構成され、かつこの深いＮウェル領域49，
57はＶext にバイアスされるので、図６における電源電
圧降下回路74での駆動力の問題はなくなる。しかし、メ
モリセルアレイがすべてＮチャネル型ＭＯＳトランジス
タのみで構成されているものはよいが、この構成のよう
にＰチャネル型ＭＯＳトランジスタが含まれている場合
には問題がある。
Ｎチャネル型ＭＯＳトランジスタ領域が深いＮウェル領
域49や57内に構成され、かつこの深いＮウェル領域49，
57はＶext にバイアスされるので、図６における電源電
圧降下回路74での駆動力の問題はなくなる。しかし、メ
モリセルアレイがすべてＮチャネル型ＭＯＳトランジス
タのみで構成されているものはよいが、この構成のよう
にＰチャネル型ＭＯＳトランジスタが含まれている場合
には問題がある。
【００３０】Ｐチャネル型ＭＯＳトランジスタを含むＮ
ウェル領域52は通常Ｖint でバイアスされる。このた
め、深いＮウェル領域から外さなければならない。パタ
ーンレイアウト上、深いＮウェル領域の境界線を挟み、
ある程度の距離をとって素子を配置する必要があるた
め、余分な面積が必要になり、チップ面積増大の原因と
なる。
ウェル領域52は通常Ｖint でバイアスされる。このた
め、深いＮウェル領域から外さなければならない。パタ
ーンレイアウト上、深いＮウェル領域の境界線を挟み、
ある程度の距離をとって素子を配置する必要があるた
め、余分な面積が必要になり、チップ面積増大の原因と
なる。
【００３１】実際、最近の大容量ＳＲＡＭでは、メモリ
セルアレイのワード線方向の分割が行われることが多
い。この場合、ワード線はメインワード線と分割された
セクションワード線の２重構造をとり、メモリセルアレ
イ中にはこのセクションワード線を駆動するためのＰチ
ャネル型ＭＯＳトランジスタを配置する必要が生じる。
このことから、上記チップ面積増大の問題は無視できな
い。
セルアレイのワード線方向の分割が行われることが多
い。この場合、ワード線はメインワード線と分割された
セクションワード線の２重構造をとり、メモリセルアレ
イ中にはこのセクションワード線を駆動するためのＰチ
ャネル型ＭＯＳトランジスタを配置する必要が生じる。
このことから、上記チップ面積増大の問題は無視できな
い。
【００３２】この発明は上記のような問題を解消する。
入力保護部の保護ダイオードで発生した電子の拡散によ
るメモリセル記憶ノードでの記憶データ破壊を防止し、
かつ内部電源電圧Ｖint を生成するチップ内部の駆動回
路に大きな負担をかけず、かつ面積上の犠牲を伴わない
構造を実現する。
入力保護部の保護ダイオードで発生した電子の拡散によ
るメモリセル記憶ノードでの記憶データ破壊を防止し、
かつ内部電源電圧Ｖint を生成するチップ内部の駆動回
路に大きな負担をかけず、かつ面積上の犠牲を伴わない
構造を実現する。
【００３３】図１はこの発明の一実施例の構成を示す断
面図である。図４，５と同様にＰ型基板に深いＮウェル
領域を導入するが、入力保護部のみをこの深いＮウェル
領域内に形成することを特徴とする。
面図である。図４，５と同様にＰ型基板に深いＮウェル
領域を導入するが、入力保護部のみをこの深いＮウェル
領域内に形成することを特徴とする。
【００３４】Ｐ型基板1 上にＮウェル領域2 、Ｐウェル
領域3 、Ｎウェル領域4 、Ｐウェル領域5 、Ｎウェル領
域6 、Ｐウェル領域7 、Ｎウェル領域8 、Ｐウェル領域
9 が形成されている。そのうち、領域6 ，7 ，8 は入力
保護部10を構成し、領域6 ，7 ，8 下層には深いＮウェ
ル領域11が形成されている。
領域3 、Ｎウェル領域4 、Ｐウェル領域5 、Ｎウェル領
域6 、Ｐウェル領域7 、Ｎウェル領域8 、Ｐウェル領域
9 が形成されている。そのうち、領域6 ，7 ，8 は入力
保護部10を構成し、領域6 ，7 ，8 下層には深いＮウェ
ル領域11が形成されている。
【００３５】これら各領域2 ，3 ，4 ，5 にはＰチャネ
ルもしくはＮチャネルのＭＯＳトランジスタが形成され
ている。Ｎウェル領域2 ，入力保護部10のＮウェル領域
6 ，8 にはＶext が印加され、Ｐウェル領域3 ，5 と入
力保護部10のＰウェル領域7には接地電圧ＧＮＤが印加
され、Ｎウェル領域4 にはＶint が印加される。また、
Ｐウェル領域5 内のメモリセル12のＮ+ 領域13には高抵
抗負荷14を介してＶint が印加されるようになってい
る。
ルもしくはＮチャネルのＭＯＳトランジスタが形成され
ている。Ｎウェル領域2 ，入力保護部10のＮウェル領域
6 ，8 にはＶext が印加され、Ｐウェル領域3 ，5 と入
力保護部10のＰウェル領域7には接地電圧ＧＮＤが印加
され、Ｎウェル領域4 にはＶint が印加される。また、
Ｐウェル領域5 内のメモリセル12のＮ+ 領域13には高抵
抗負荷14を介してＶint が印加されるようになってい
る。
【００３６】上記実施例の構成によれば、入力保護部10
におけるＮウェル領域6 ，8 と深いＮウェル領域11によ
り、Ｐウェル領域5と7 は連続性がなくなる。つまり、
電極パッド15に入力信号が印加され、入力保護部10のダ
イオードが順方向バイアスされた時、発生する電子はメ
モリセル12の領域に到達することができない。従って、
注入電子の拡散によるメモリセルの記憶データ破壊は起
こらない。また、深いＮウェル領域11は外部電源Ｖext
によって直接バイアスされるので、電源電圧降下回路の
駆動力の問題はない。しかも、入力保護部10以外の領域
は従来と同じ構造でレイアウトできるので、面積の増大
その他の問題は生じない。
におけるＮウェル領域6 ，8 と深いＮウェル領域11によ
り、Ｐウェル領域5と7 は連続性がなくなる。つまり、
電極パッド15に入力信号が印加され、入力保護部10のダ
イオードが順方向バイアスされた時、発生する電子はメ
モリセル12の領域に到達することができない。従って、
注入電子の拡散によるメモリセルの記憶データ破壊は起
こらない。また、深いＮウェル領域11は外部電源Ｖext
によって直接バイアスされるので、電源電圧降下回路の
駆動力の問題はない。しかも、入力保護部10以外の領域
は従来と同じ構造でレイアウトできるので、面積の増大
その他の問題は生じない。
【００３７】入力保護部には新たに深いＮウェル領域11
が追加されるが、従来から入力保護部10はメモリセルア
レイをはじめとする内部回路のように微細化されておら
ず、外部からの電気的過負荷を緩和するため非常に大き
な寸法が用いられていることから実質的に面積上の増大
は問題にならない。
が追加されるが、従来から入力保護部10はメモリセルア
レイをはじめとする内部回路のように微細化されておら
ず、外部からの電気的過負荷を緩和するため非常に大き
な寸法が用いられていることから実質的に面積上の増大
は問題にならない。
【００３８】ところで、上記実施例の構造をとったとき
の問題点としては、入力保護部10の構造がＰ型基板1 側
から入力信号が印加されるＮ+ 領域16までがＰＮＰＮ構
造となり、ラッチアップに対する耐性が懸念される。し
かし、深いＮウェル領域11はＶext によって大略＋５Ｖ
にバイアスされているため、寄生ＮＰＮバイポーラ・ト
ランジスタは基本的には飽和状態、すなわちコレクタ，
ベース間バイアスが順方向にはなりにくい。
の問題点としては、入力保護部10の構造がＰ型基板1 側
から入力信号が印加されるＮ+ 領域16までがＰＮＰＮ構
造となり、ラッチアップに対する耐性が懸念される。し
かし、深いＮウェル領域11はＶext によって大略＋５Ｖ
にバイアスされているため、寄生ＮＰＮバイポーラ・ト
ランジスタは基本的には飽和状態、すなわちコレクタ，
ベース間バイアスが順方向にはなりにくい。
【００３９】しかし、もう一方のバイアス方法として図
２に示されるように、深いＮウェル領域11を接地レベル
にバイアスし、ＰＮＰバイポーラ・トランジスタのエミ
ッタ，ベース，コレクタをすべて接地レベルにバイアス
して、オンしにくくする方法も考えられる。
２に示されるように、深いＮウェル領域11を接地レベル
にバイアスし、ＰＮＰバイポーラ・トランジスタのエミ
ッタ，ベース，コレクタをすべて接地レベルにバイアス
して、オンしにくくする方法も考えられる。
【００４０】また、さらに寄生ＰＮＰトランジスタをオ
ンしにくくするため、すなわち、Ｐウェル領域7 と深い
Ｎウェル領域11との接合が順方向バイアスになりにくく
するために寄生ＮＰＮトランジスタのコレクタにあたる
深いＮウェル領域11中に埋め込みＮ+ 領域17を設ける構
成も考えられる。
ンしにくくするため、すなわち、Ｐウェル領域7 と深い
Ｎウェル領域11との接合が順方向バイアスになりにくく
するために寄生ＮＰＮトランジスタのコレクタにあたる
深いＮウェル領域11中に埋め込みＮ+ 領域17を設ける構
成も考えられる。
【００４１】
【発明の効果】以上説明したようにこの発明によれば、
入力保護部のみを深いＮウェル領域内に形成することに
より、内部電源電圧を生成するチップ内部の駆動回路に
大きな負担をかけず、かつ面積上の犠牲を伴わない構造
で、メモリセル記憶ノードでの記憶データの破壊を防止
できる半導体メモリ装置を提供することができる。
入力保護部のみを深いＮウェル領域内に形成することに
より、内部電源電圧を生成するチップ内部の駆動回路に
大きな負担をかけず、かつ面積上の犠牲を伴わない構造
で、メモリセル記憶ノードでの記憶データの破壊を防止
できる半導体メモリ装置を提供することができる。
【図１】この発明の一実施例による構成を示す断面図。
【図２】この発明の第２の実施例による構成を示す断面
図。
図。
【図３】この発明の第３の実施例による構成を示す断面
図。
図。
【図４】この発明の前提となる半導体メモリ装置の構成
を示す断面図。
を示す断面図。
【図５】この発明の前提となる半導体メモリ装置の第２
の構成を示す断面図。
の構成を示す断面図。
【図６】この発明にかかる半導体メモリ装置のブロック
図。
図。
【図７】従来の半導体メモリ装置の構成を示す断面図。
【図８】従来の半導体メモリ装置の構成を示す断面図。
1…Ｐ型基板、 2，4 ，6 ，8 …Ｎウェル領域、 3，5
，7 ，9 …Ｐウェル領域、10…入力保護部、11…深い
Ｎウェル領域、12…メモリセル、13，16，17…Ｎ+ 領
域、14…高抵抗負荷、15…電極パッド。
，7 ，9 …Ｐウェル領域、10…入力保護部、11…深い
Ｎウェル領域、12…メモリセル、13，16，17…Ｎ+ 領
域、14…高抵抗負荷、15…電極パッド。
Claims (4)
- 【請求項１】 Ｐ型の半導体基板を用い、外部電源電圧
をチップ内部で降圧して内部回路に供給することにより
外部電源電圧より低い内部電源電圧で動作する半導体メ
モリ装置において、 前記外部電源電圧、内部電源電圧それぞれで動作するト
ランジスタが各々分離されるべく前記基板上に交互に形
成されたＮ型ウェル領域、Ｐ型ウェル領域と、前記Ｐ型
ウェル領域内に形成されたメモリセルトランジスタと、 前記Ｐ型ウェル領域のうち信号入力端に接続される保護
用のＰ型ウェル領域を包囲するようにこの保護用のＰ型
ウェル領域よりもさらに深い接合を持つ保護用のＮ型ウ
ェル領域を有した入力保護部とを具備したことを特徴と
する半導体メモリ装置。 - 【請求項２】 前記保護用のＮ型ウェル領域は前記外部
電源電圧によってバイアスされることを特徴とする請求
項１記載の半導体メモリ装置。 - 【請求項３】 前記保護用のＮ型ウェル領域を前記外部
電源電圧によってバイアスしかつこの保護用のＮ型ウェ
ル領域内に高濃度のＮ型の不純物が導入された埋め込み
Ｎ+ 領域を設けることを特徴とする請求項１記載の半導
体メモリ装置。 - 【請求項４】 前記保護用のＮ型ウェル領域を接地電圧
によってバイアスしかつこの保護用のＮ型ウェル領域内
に高濃度のＮ型の不純物が導入された埋め込みＮ+ 領域
を設けることを特徴とする請求項１記載の半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164498A JPH0513721A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164498A JPH0513721A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513721A true JPH0513721A (ja) | 1993-01-22 |
Family
ID=15794304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164498A Pending JPH0513721A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657243B2 (en) | 2000-09-04 | 2003-12-02 | Seiko Epson Corporation | Semiconductor device with SRAM section including a plurality of memory cells |
| JP2012165005A (ja) * | 2000-02-29 | 2012-08-30 | Freescale Semiconductor Inc | 半導体素子および作製方法 |
-
1991
- 1991-07-04 JP JP3164498A patent/JPH0513721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012165005A (ja) * | 2000-02-29 | 2012-08-30 | Freescale Semiconductor Inc | 半導体素子および作製方法 |
| US6657243B2 (en) | 2000-09-04 | 2003-12-02 | Seiko Epson Corporation | Semiconductor device with SRAM section including a plurality of memory cells |
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