JPH1084098A - 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 - Google Patents
三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護Info
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- JPH1084098A JPH1084098A JP9209146A JP20914697A JPH1084098A JP H1084098 A JPH1084098 A JP H1084098A JP 9209146 A JP9209146 A JP 9209146A JP 20914697 A JP20914697 A JP 20914697A JP H1084098 A JPH1084098 A JP H1084098A
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
- H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高密度の集積回路の静電放電に対して、最小
の面積で最大の保護を与えるＥＳＤ保護装置を提供す
る。 【解決手段】 ＥＳＤ保護される半導体回路とＥＳＤ保
護回路。保護される回路は端子（３３）と、前記端子に
結合する半導体デバイス（３１）と、ＥＳＤ保護回路
（３５）を含む。ＥＳＤ保護回路は、第１電導度型の基
板（１）と表面（９）を含む。第１電導度型と逆の電導
度型の第１井戸（３）が基板内にあり、前記表面に伸び
る。第１電導度型の第２井戸（５）が前記第１井戸内に
あり、前記基板から離れ、前記表面に伸びる。逆の電導
度型の第３領域（７）が前記第２井戸内にあり、第１井
戸から離れ、前記表面に伸びる。前記基板または第３領
域の少なくとも一方が端子に結合する。
の面積で最大の保護を与えるＥＳＤ保護装置を提供す
る。 【解決手段】 ＥＳＤ保護される半導体回路とＥＳＤ保
護回路。保護される回路は端子（３３）と、前記端子に
結合する半導体デバイス（３１）と、ＥＳＤ保護回路
（３５）を含む。ＥＳＤ保護回路は、第１電導度型の基
板（１）と表面（９）を含む。第１電導度型と逆の電導
度型の第１井戸（３）が基板内にあり、前記表面に伸び
る。第１電導度型の第２井戸（５）が前記第１井戸内に
あり、前記基板から離れ、前記表面に伸びる。逆の電導
度型の第３領域（７）が前記第２井戸内にあり、第１井
戸から離れ、前記表面に伸びる。前記基板または第３領
域の少なくとも一方が端子に結合する。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路に関し、
より特定すると、集積回路のＥＳＤ保護に関する。
より特定すると、集積回路のＥＳＤ保護に関する。
【０００２】
【従来の技術】静電放電（ＥＳＤ）により、集積回路チ
ップパッケージの取り扱い中に集積回路内の半導体デバ
イスを損傷することがある。これはＤＲＡＭを含むＭＯ
Ｓ回路の場合に特に多い。したがって、高エネルギーや
高電圧および／または高電流パルスなどのストレス条件
によりこれらの回路が損傷しないように保護する必要が
ある。一般にこのような損傷は、集積回路のチップ内に
保護回路を挿入することにより防止する。一般にこのよ
うな保護回路は、集積回路の通常の動作中は高インピー
ダンスまたは開回路になり、上記のようなストレス状態
になると切り替わって低インピーダンスになる。一般に
このような保護回路は、ＥＳＤが起こったときに比較的
大きな電流を流すことのできるスイッチを備える。ＥＳ
Ｄが起こったときに保護する回路を実質的に分路するの
に必要な切り替え機能として、ＰＮＰＮ型のデバイスで
あるシリコン制御整流素子（ＳＣＲ）など、種々のデバ
イスが用いられている。従来のデバイスとその標準的な
製法については、関連出願シリアル番号第０８／３０
２，１４５号に示されている。
ップパッケージの取り扱い中に集積回路内の半導体デバ
イスを損傷することがある。これはＤＲＡＭを含むＭＯ
Ｓ回路の場合に特に多い。したがって、高エネルギーや
高電圧および／または高電流パルスなどのストレス条件
によりこれらの回路が損傷しないように保護する必要が
ある。一般にこのような損傷は、集積回路のチップ内に
保護回路を挿入することにより防止する。一般にこのよ
うな保護回路は、集積回路の通常の動作中は高インピー
ダンスまたは開回路になり、上記のようなストレス状態
になると切り替わって低インピーダンスになる。一般に
このような保護回路は、ＥＳＤが起こったときに比較的
大きな電流を流すことのできるスイッチを備える。ＥＳ
Ｄが起こったときに保護する回路を実質的に分路するの
に必要な切り替え機能として、ＰＮＰＮ型のデバイスで
あるシリコン制御整流素子（ＳＣＲ）など、種々のデバ
イスが用いられている。従来のデバイスとその標準的な
製法については、関連出願シリアル番号第０８／３０
２，１４５号に示されている。
【０００３】
【発明が解決しようとする課題】ＥＳＤ保護に用いられ
ている従来の回路と構造は高レベルのＥＳＤストレスに
耐えることができる。しかし最近の技術の進歩により、
デバイスはますます小型になっている。小型になると、
従来の保護回路のトリガ電圧より低い電圧レベルでデバ
イスが故障することがある。したがって、改良された保
護回路が必要であり、上記のシリアル番号第０８／３０
２，１４５号にそのようなＥＳＤ保護回路の一例が示さ
れている。
ている従来の回路と構造は高レベルのＥＳＤストレスに
耐えることができる。しかし最近の技術の進歩により、
デバイスはますます小型になっている。小型になると、
従来の保護回路のトリガ電圧より低い電圧レベルでデバ
イスが故障することがある。したがって、改良された保
護回路が必要であり、上記のシリアル番号第０８／３０
２，１４５号にそのようなＥＳＤ保護回路の一例が示さ
れている。
【０００４】
【課題を解決するための手段】この発明は、最小の面積
を用いて最大の保護レベルを与える、上記の問題を解決
するＥＳＤ保護装置を提供する。
を用いて最大の保護レベルを与える、上記の問題を解決
するＥＳＤ保護装置を提供する。
【０００５】簡単に述べると、この発明はＣＭＯＳ工程
で垂直バイポーラ／ＳＣＲ構造を形成する三重井戸を用
いて上記の保護を行う。垂直構造を用いると、水平構造
に比べて電力の消散がよく、ＥＳＤレベルが高い。三重
井戸は、基板内および／または他の井戸内に井戸を形成
する従来の技術を用いて、ドープされた基板内に形成す
る。各逐次の井戸は基板または自分を包む井戸とは逆の
電導度型であり、各井戸と基板は、製造されたデバイス
の単一の上表面に伸びる領域を持つ。基板はｎ型または
ｐ型でよく、基板と異なる電導度型の井戸と同じ電導度
型の井戸を交互に形成する。最後に形成する井戸すなわ
ち領域はより強くドープして、強くドープされた接触領
域が中に形成されないようにする。これにより垂直ＰＮ
ＰＮ構造が得られ、上表面から全ての領域にアクセスす
ることができる。
で垂直バイポーラ／ＳＣＲ構造を形成する三重井戸を用
いて上記の保護を行う。垂直構造を用いると、水平構造
に比べて電力の消散がよく、ＥＳＤレベルが高い。三重
井戸は、基板内および／または他の井戸内に井戸を形成
する従来の技術を用いて、ドープされた基板内に形成す
る。各逐次の井戸は基板または自分を包む井戸とは逆の
電導度型であり、各井戸と基板は、製造されたデバイス
の単一の上表面に伸びる領域を持つ。基板はｎ型または
ｐ型でよく、基板と異なる電導度型の井戸と同じ電導度
型の井戸を交互に形成する。最後に形成する井戸すなわ
ち領域はより強くドープして、強くドープされた接触領
域が中に形成されないようにする。これにより垂直ＰＮ
ＰＮ構造が得られ、上表面から全ての領域にアクセスす
ることができる。
【０００６】
【実施例】図１ａは標準のパターン化およびドーピング
により製造する開始構造であってｐ型基板１を含み、中
に第１ｎ型井戸３を形成する。第１ｎ型井戸３の中にｐ
型井戸５を形成し、ｐ型井戸５の中に第２ｎ型井戸すな
わち領域７を形成する。井戸３、５、７は全て基板１の
上表面９に伸び、基板の一部も上表面に露出させる。ま
た基板をｎ型にし各井戸の電導度を逆にした、同等のデ
バイスを作ることもできる。このような実施の形態もこ
の発明に従うと考えてよい。
により製造する開始構造であってｐ型基板１を含み、中
に第１ｎ型井戸３を形成する。第１ｎ型井戸３の中にｐ
型井戸５を形成し、ｐ型井戸５の中に第２ｎ型井戸すな
わち領域７を形成する。井戸３、５、７は全て基板１の
上表面９に伸び、基板の一部も上表面に露出させる。ま
た基板をｎ型にし各井戸の電導度を逆にした、同等のデ
バイスを作ることもできる。このような実施の形態もこ
の発明に従うと考えてよい。
【０００７】図１ｂと図１ｃでは、ｐ＋接触領域１１を
基板１の表面９に形成し、ｎ＋接触領域１３をｎ井戸３
の表面９に形成し、ｐ＋接触領域１５をｐ井戸５の表面
９に形成し、ｎ井戸すなわち領域７を適当な標準マスキ
ングとドーピングにより最初にｎ＋レベルにドープす
る。パッドおよび／またはリード線を、標準的な方法で
接触領域に取り付ける。すなわち、ｎ井戸７にＶN リー
ド線１７を、接点１５にＶPWリード線１９を、接点１３
にＶNWリード線２１を、接点１１にＶPSUBS リード線２
３を取り付ける。図のように２個のバイポーラトランジ
スタが形成される。一方のトランジスタは領域３、５、
７を含むＮＰＮトランジスタであり、他方のトランジス
タは領域１、３、５を含むＰＮＰトランジスタである。
共通の領域３と５があるので最終的にＰＮＰＮのＳＣＲ
構造になる。
基板１の表面９に形成し、ｎ＋接触領域１３をｎ井戸３
の表面９に形成し、ｐ＋接触領域１５をｐ井戸５の表面
９に形成し、ｎ井戸すなわち領域７を適当な標準マスキ
ングとドーピングにより最初にｎ＋レベルにドープす
る。パッドおよび／またはリード線を、標準的な方法で
接触領域に取り付ける。すなわち、ｎ井戸７にＶN リー
ド線１７を、接点１５にＶPWリード線１９を、接点１３
にＶNWリード線２１を、接点１１にＶPSUBS リード線２
３を取り付ける。図のように２個のバイポーラトランジ
スタが形成される。一方のトランジスタは領域３、５、
７を含むＮＰＮトランジスタであり、他方のトランジス
タは領域１、３、５を含むＰＮＰトランジスタである。
共通の領域３と５があるので最終的にＰＮＰＮのＳＣＲ
構造になる。
【０００８】図１ｂのＳＣＲをオンにするには、任意の
接合に、たとえばｎ井戸３と基板１の間の接合や、ｐ井
戸５とｎ井戸３の間の接合や、ｐ井戸５とｎ井戸すなわ
ち領域７の間の接合に、順方向のバイアスをかける必要
がある。ＳＣＲを導通させる要件は、まずＳＣＲのＰＮ
Ｐトランジスタ部（これは基板１、ｎ井戸３、ｐ井戸５
を含む）、またはＳＣＲのＮＰＮトランジスタ部（これ
はｎ井戸３、ｐ井戸５、第２ｎ井戸すなわち領域７を含
む）をオンにすることである。オンにするには、図２の
端子２３の電圧をｎ井戸３の電圧より高くするか、また
は端子１７の電圧をｐ井戸５の電圧より低くすることに
より、ＰＮＰトランジスタまたはＮＰＮトランジスタの
ベースに電流を注入する。このターンオン電圧は、従来
のＳＣＲのＥＳＤ保護回路に比べて非常に低い。それ
は、ターンオン電圧が単に端子２３とｎ井戸３の間の電
圧、または端子１７とｐ井戸５の間の電圧だからであ
る。
接合に、たとえばｎ井戸３と基板１の間の接合や、ｐ井
戸５とｎ井戸３の間の接合や、ｐ井戸５とｎ井戸すなわ
ち領域７の間の接合に、順方向のバイアスをかける必要
がある。ＳＣＲを導通させる要件は、まずＳＣＲのＰＮ
Ｐトランジスタ部（これは基板１、ｎ井戸３、ｐ井戸５
を含む）、またはＳＣＲのＮＰＮトランジスタ部（これ
はｎ井戸３、ｐ井戸５、第２ｎ井戸すなわち領域７を含
む）をオンにすることである。オンにするには、図２の
端子２３の電圧をｎ井戸３の電圧より高くするか、また
は端子１７の電圧をｐ井戸５の電圧より低くすることに
より、ＰＮＰトランジスタまたはＮＰＮトランジスタの
ベースに電流を注入する。このターンオン電圧は、従来
のＳＣＲのＥＳＤ保護回路に比べて非常に低い。それ
は、ターンオン電圧が単に端子２３とｎ井戸３の間の電
圧、または端子１７とｐ井戸５の間の電圧だからであ
る。
【０００９】電気的に見た最終構造は、図２に示すよう
にＰＮＰＮデバイスであり、各領域１、３、５、７から
リード線が出ている。
にＰＮＰＮデバイスであり、各領域１、３、５、７から
リード線が出ている。
【００１０】図３に示す構造は図１ｂの構造と同じであ
るが、ｐ型領域がｎ型領域に変わりまたｎ型領域がｐ型
領域に変わっている点が異なる。また全ての参照記号は
図１ｂの構造の場合と同じであるが、（’）記号がつい
ている点が異なる。
るが、ｐ型領域がｎ型領域に変わりまたｎ型領域がｐ型
領域に変わっている点が異なる。また全ての参照記号は
図１ｂの構造の場合と同じであるが、（’）記号がつい
ている点が異なる。
【００１１】図４ａは、ＥＳＤ保護回路３５を備える、
ＭＯＳトランジスタ３１の一般的なＥＳＤ保護を示す。
ＥＳＤ保護回路は通常はオフであって、接地に対して非
常に高いインピーダンスを持つ。結合パッド３３の電圧
が過大になると、この電圧はＥＳＤ回路３５に、特に端
子１７、１９と２１、２３にかかり、ＰＮＰまたはＮＰ
ＮトランジスタのどちらかをオンにしてＭＯＳトランジ
スタ３１のまわりの電流を分路し、ＭＯＳトランジスタ
が損傷するのを防ぐ。
ＭＯＳトランジスタ３１の一般的なＥＳＤ保護を示す。
ＥＳＤ保護回路は通常はオフであって、接地に対して非
常に高いインピーダンスを持つ。結合パッド３３の電圧
が過大になると、この電圧はＥＳＤ回路３５に、特に端
子１７、１９と２１、２３にかかり、ＰＮＰまたはＮＰ
ＮトランジスタのどちらかをオンにしてＭＯＳトランジ
スタ３１のまわりの電流を分路し、ＭＯＳトランジスタ
が損傷するのを防ぐ。
【００１２】図４ｂは、ＥＳＤ保護回路３９を備える、
ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７
（または両方ともＮＭＯＳでもよい）の一般的なＥＳＤ
保護を示す。ＥＳＤ保護回路は通常はオフであって、接
地に対して非常に高いインピーダンスを持つ。結合パッ
ド４１の電圧が過大になると、この電圧はＥＳＤ回路３
５に、特に端子１７、１９と２１、２３にかかり、ＰＮ
ＰまたはＮＰＮトランジスタのどちらかをオンにしてＭ
ＯＳトランジスタ３５と３７のまわりの電流を分路し、
ＭＯＳトランジスタが損傷するのを防ぐ。
ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７
（または両方ともＮＭＯＳでもよい）の一般的なＥＳＤ
保護を示す。ＥＳＤ保護回路は通常はオフであって、接
地に対して非常に高いインピーダンスを持つ。結合パッ
ド４１の電圧が過大になると、この電圧はＥＳＤ回路３
５に、特に端子１７、１９と２１、２３にかかり、ＰＮ
ＰまたはＮＰＮトランジスタのどちらかをオンにしてＭ
ＯＳトランジスタ３５と３７のまわりの電流を分路し、
ＭＯＳトランジスタが損傷するのを防ぐ。
【００１３】この発明を特定の好ましい実施の形態に関
して説明したが、多くの変形や修正が可能なことは当業
者に明らかである。したがって、特許請求の範囲は従来
の技術から見てできるだけ広く解釈して、このような変
形や修正を全て含むと解釈するものとする。
して説明したが、多くの変形や修正が可能なことは当業
者に明らかである。したがって、特許請求の範囲は従来
の技術から見てできるだけ広く解釈して、このような変
形や修正を全て含むと解釈するものとする。
【００１４】以上の説明に関して更に以下の項を開示す
る。 （１） ＥＳＤ保護される半導体回路であって、 （ａ） 端子と、 （ｂ） 前記端子に結合する半導体デバイスと、 （ｃ） ＥＳＤ保護回路であって、（ｉ） 第１電導度
型であって表面を持つ基板と、（ｉｉ） 前記第１電導
度型とは逆の電導度型の第１井戸であって、前記基板内
にあり、前記表面に伸びる、第１井戸と、（ｉｉｉ）
前記第１電導度型の第２井戸であって、前記第１井戸内
にあり、前記基板から離れ、前記表面に伸びる、第２井
戸と、（ｉｖ） 前記逆の電導度型の第３領域であっ
て、前記第２井戸内にあり、前記第１井戸から離れ、前
記表面に伸びる、第３領域、を備えるＥＳＤ保護回路
と、 （ｄ） 前記端子に結合する前記基板または前記第３領
域の少なくとも一方、を備えるＥＳＤ保護される半導体
回路。
る。 （１） ＥＳＤ保護される半導体回路であって、 （ａ） 端子と、 （ｂ） 前記端子に結合する半導体デバイスと、 （ｃ） ＥＳＤ保護回路であって、（ｉ） 第１電導度
型であって表面を持つ基板と、（ｉｉ） 前記第１電導
度型とは逆の電導度型の第１井戸であって、前記基板内
にあり、前記表面に伸びる、第１井戸と、（ｉｉｉ）
前記第１電導度型の第２井戸であって、前記第１井戸内
にあり、前記基板から離れ、前記表面に伸びる、第２井
戸と、（ｉｖ） 前記逆の電導度型の第３領域であっ
て、前記第２井戸内にあり、前記第１井戸から離れ、前
記表面に伸びる、第３領域、を備えるＥＳＤ保護回路
と、 （ｄ） 前記端子に結合する前記基板または前記第３領
域の少なくとも一方、を備えるＥＳＤ保護される半導体
回路。
【００１５】（２） 前記半導体デバイスはＭＯＳトラ
ンジスタである、第１項に記載のＥＳＤ保護される半導
体回路。 （３） 前記第１電導度型はｐ型である、第１項に記載
のＥＳＤ保護される半導体回路。
ンジスタである、第１項に記載のＥＳＤ保護される半導
体回路。 （３） 前記第１電導度型はｐ型である、第１項に記載
のＥＳＤ保護される半導体回路。
【００１６】（４） 前記第１電導度型はｐ型である、
第２項に記載のＥＳＤ保護される半導体回路。 （５） 前記第１電導度型はｎ型である、第１項に記載
のＥＳＤ保護される半導体回路。 （６） 前記第１電導度型はｎ型である、第２項に記載
のＥＳＤ保護される半導体回路。
第２項に記載のＥＳＤ保護される半導体回路。 （５） 前記第１電導度型はｎ型である、第１項に記載
のＥＳＤ保護される半導体回路。 （６） 前記第１電導度型はｎ型である、第２項に記載
のＥＳＤ保護される半導体回路。
【００１７】（７） ＥＳＤ保護回路であって、 （ａ） 第１電導度型であって表面を持つ基板と、
（ｂ） 前記第１電導度型とは逆の電導度型の第１井戸
であって、前記基板内にあり、前記表面に伸びる、第１
井戸と、（ｃ） 前記第１電導度型の第２井戸であっ
て、前記第１井戸内にあり、前記基板から離れ、前記表
面に伸びる、第２井戸と、（ｄ） 前記逆の電導度型の
第３領域であって、前記第２井戸内にあり、前記前記第
１井戸から離れ、前記表面に伸びる、第３領域、を備え
る、ＥＳＤ保護回路。
（ｂ） 前記第１電導度型とは逆の電導度型の第１井戸
であって、前記基板内にあり、前記表面に伸びる、第１
井戸と、（ｃ） 前記第１電導度型の第２井戸であっ
て、前記第１井戸内にあり、前記基板から離れ、前記表
面に伸びる、第２井戸と、（ｄ） 前記逆の電導度型の
第３領域であって、前記第２井戸内にあり、前記前記第
１井戸から離れ、前記表面に伸びる、第３領域、を備え
る、ＥＳＤ保護回路。
【００１８】（８） 前記半導体デバイスはＭＯＳトラ
ンジスタである、第７項に記載のＥＳＤ保護回路。 （９） 前記第１電導度型はｐ型である、第７項に記載
のＥＳＤ保護回路。 （１０） 前記第１電導度型はｐ型である、第８項に記
載のＥＳＤ保護回路。
ンジスタである、第７項に記載のＥＳＤ保護回路。 （９） 前記第１電導度型はｐ型である、第７項に記載
のＥＳＤ保護回路。 （１０） 前記第１電導度型はｐ型である、第８項に記
載のＥＳＤ保護回路。
【００１９】（１１） 前記第１電導度型はｎ型であ
る、第７項に記載のＥＳＤ保護回路。 （１２） 前記第１電導度型はｎ型である、第８項に記
載のＥＳＤ保護回路。
る、第７項に記載のＥＳＤ保護回路。 （１２） 前記第１電導度型はｎ型である、第８項に記
載のＥＳＤ保護回路。
【００２０】（１３） ＥＳＤ保護される半導体回路と
ＥＳＤ保護回路。保護される回路は端子３３と、前記端
子に結合する半導体デバイス３１と、ＥＳＤ保護回路３
５を含む。ＥＳＤ保護回路は、第１電導度型の基板１と
表面９を含む。第１電導度型と逆の電導度型の第１井戸
３が基板内にあり、前記表面に伸びる。第１電導度型の
第２井戸５が前記第１井戸内にあり、前記基板から離
れ、前記表面に伸びる。逆の電導度型の第３領域７が前
記第２井戸内にあり、第１井戸から離れ、前記表面に伸
びる。前記基板または第３領域の少なくとも一方が端子
に結合する。関連出願の相互参照 この出願は、一連番号第０８／３０２，１４５号、１９
９４年９月７日出願（ＴＩ−１８６１６）に関連し、そ
の内容を引例としてここに挿入する。
ＥＳＤ保護回路。保護される回路は端子３３と、前記端
子に結合する半導体デバイス３１と、ＥＳＤ保護回路３
５を含む。ＥＳＤ保護回路は、第１電導度型の基板１と
表面９を含む。第１電導度型と逆の電導度型の第１井戸
３が基板内にあり、前記表面に伸びる。第１電導度型の
第２井戸５が前記第１井戸内にあり、前記基板から離
れ、前記表面に伸びる。逆の電導度型の第３領域７が前
記第２井戸内にあり、第１井戸から離れ、前記表面に伸
びる。前記基板または第３領域の少なくとも一方が端子
に結合する。関連出願の相互参照 この出願は、一連番号第０８／３０２，１４５号、１９
９４年９月７日出願（ＴＩ−１８６１６）に関連し、そ
の内容を引例としてここに挿入する。
【図１】ａはＥＳＤ保護を行うＰＮＰＮのＳＣＲの開始
構造の断面図。ｂはこの発明の完成されたＳＣＲ構造
の、図１ａと同様の断面図。ｃは図１ｂの回路の略図。
構造の断面図。ｂはこの発明の完成されたＳＣＲ構造
の、図１ａと同様の断面図。ｃは図１ｂの回路の略図。
【図２】図１ｂの完成されたデバイスの略図。
【図３】図１ｂと同様であるが、ｎ型領域をｐ型領域に
変え、ｐ型領域をｎ型領域に変えたデバイスの図。
変え、ｐ型領域をｎ型領域に変えたデバイスの図。
【図４】ａはＭＯＳトランジスタと共に用いて入力トラ
ンジスタを保護する、この発明のＥＳＤ保護回路を示す
略図。ｂはＭＯＳトランジスタと共に用いて出力トラン
ジスタを保護する、この発明のＥＳＤ保護回路を示す略
図。
ンジスタを保護する、この発明のＥＳＤ保護回路を示す
略図。ｂはＭＯＳトランジスタと共に用いて出力トラン
ジスタを保護する、この発明のＥＳＤ保護回路を示す略
図。
１ 第１電導度の基板 ３ 第１電導度と逆の電導度の第１井戸 ５ 第１電導度の第２井戸 ７ 第１電導度と逆の第３領域 ９ ＳＣＲの表面 ３１ ＥＳＤ保護される半導体デバイス ３５ ＥＳＤ保護回路
Claims (1)
- 【請求項１】 ＥＳＤ保護される半導体回路であって、 （ａ） 端子と、 （ｂ） 前記端子に結合する半導体デバイスと、 （ｃ） ＥＳＤ保護回路であって、（ｉ） 第１電導度
型であって表面を持つ基板と、（ｉｉ） 前記第１電導
度型とは逆の電導度型の第１井戸であって、前記基板内
にあり、前記表面に伸びる、第１井戸と、（ｉｉｉ）
前記第１電導度型の第２井戸であって、前記第１井戸内
にあり、前記基板から離れ、前記表面に伸びる、第２井
戸と、（ｉｖ） 前記逆の電導度型の第３領域であっ
て、前記第２井戸内にあり、前記第１井戸から離れ、前
記表面に伸びる、第３領域、を備えるＥＳＤ保護回路
と、 （ｄ） 前記端子に結合する前記基板または前記第３領
域の少なくとも一方、を備えるＥＳＤ保護される半導体
回路。
Applications Claiming Priority (2)
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