JPH05142570A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
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- JPH05142570A JPH05142570A JP30504091A JP30504091A JPH05142570A JP H05142570 A JPH05142570 A JP H05142570A JP 30504091 A JP30504091 A JP 30504091A JP 30504091 A JP30504091 A JP 30504091A JP H05142570 A JPH05142570 A JP H05142570A
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- film
- insulating film
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Abstract
(57)【要約】
【目的】 アクティブマトリクス基板の構造をコントラ
ストを向上できるようにする。 【構成】 画素電極１１１と信号配線としてのソース配
線１０８とが重ならず、かつ隣合う画素電極１１１と金
属膜１０３の端部とが重なる構造となっている。このた
め、画素電極１１１とソース配線１０８との間での寄生
容量の構成が、画素電極１１１と金属膜１０３による容
量と、金属膜１０３とソース配線１０８による容量との
直列構成となり、画素電極１１１に及ぶ寄生容量を低減
させることができる。
ストを向上できるようにする。 【構成】 画素電極１１１と信号配線としてのソース配
線１０８とが重ならず、かつ隣合う画素電極１１１と金
属膜１０３の端部とが重なる構造となっている。このた
め、画素電極１１１とソース配線１０８との間での寄生
容量の構成が、画素電極１１１と金属膜１０３による容
量と、金属膜１０３とソース配線１０８による容量との
直列構成となり、画素電極１１１に及ぶ寄生容量を低減
させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
基板、特にマトリクス型液晶表示装置として用いるアク
ティブマトリクス基板に関するものである。
基板、特にマトリクス型液晶表示装置として用いるアク
ティブマトリクス基板に関するものである。
【０００２】
【従来の技術】薄型・低消費電力という特徴を有してい
る液晶表示装置は、ＣＲＴに変わる表示装置として注目
を集めている。中でも、薄膜トランジスタ（以下ＴＦＴ
と略す）アレイを用いたアクティブマトリクス駆動方式
の液晶表示装置は、液晶の応答速度が速く、表示品位が
高いなどの利点をもっている。特に、アモルファスシリ
コン（ａ−Ｓｉと略す）を用いたＴＦＴは低温成膜が可
能であるため、表示装置の大画面化、高精細化、低価格
化が可能であるとみられ、近年その技術開発が盛んであ
る。
る液晶表示装置は、ＣＲＴに変わる表示装置として注目
を集めている。中でも、薄膜トランジスタ（以下ＴＦＴ
と略す）アレイを用いたアクティブマトリクス駆動方式
の液晶表示装置は、液晶の応答速度が速く、表示品位が
高いなどの利点をもっている。特に、アモルファスシリ
コン（ａ−Ｓｉと略す）を用いたＴＦＴは低温成膜が可
能であるため、表示装置の大画面化、高精細化、低価格
化が可能であるとみられ、近年その技術開発が盛んであ
る。
【０００３】このような液晶表示装置は、アクティブマ
トリクス基板と対向基板とを対向配設し、両基板間に液
晶を封入して構成される。従来のアクティブマトリクス
基板の例を図８に、図８のＣ−Ｃ´断面図を図９に示
す。
トリクス基板と対向基板とを対向配設し、両基板間に液
晶を封入して構成される。従来のアクティブマトリクス
基板の例を図８に、図８のＣ−Ｃ´断面図を図９に示
す。
【０００４】図８のアクティブマトリクス基板は以下の
ように作成される。透明絶縁性基板４０１上に金属薄膜
を形成し、この金属薄膜の表面をホトレジスト膜からな
るマスクで覆ってエッチングを行い、走査配線としての
ゲート配線とゲート電極４０２を形成する。次に、絶縁
膜４０３となるＳｉＮｘ膜を全面にわたって連続的に被
着させ、その後、半導体層となるａ−Ｓｉ層４０４と、
絶縁膜４０５となるＳｉＮｘ膜とを全面にわたって連続
的に被着した後、ホトエッチングにより上記絶縁膜４０
５を図示のようにパターン化する。次に、Ｐをドープし
たａ−Ｓｉ膜４０６を全面にわたって被着した後、ホト
エッチングにより上記絶縁膜４０５の両側部以外を除去
し、さらに金属薄膜を被着した後、ホトエッチングを行
うことによりにより、図示のようなパターンをした信号
配線としてのソース配線とソース電極４０７、およびド
レイン電極４０８を形成する。これにより、前記ＴＦＴ
が形成される。次に、絶縁膜を上記構造の上に全面に被
着し絶縁膜４０９とし、コンタクト・ホール４１０を上
記絶縁膜４０９にホトエッチングにより形成する。最後
に、コンタクト・ホール４１０に充填すると共にゲート
配線４０２に一部重なる状態で、絶縁膜４０９上に透明
導電性膜を被着した後、ホトエッチングを行うことによ
り画素電極４１１を形成する。
ように作成される。透明絶縁性基板４０１上に金属薄膜
を形成し、この金属薄膜の表面をホトレジスト膜からな
るマスクで覆ってエッチングを行い、走査配線としての
ゲート配線とゲート電極４０２を形成する。次に、絶縁
膜４０３となるＳｉＮｘ膜を全面にわたって連続的に被
着させ、その後、半導体層となるａ−Ｓｉ層４０４と、
絶縁膜４０５となるＳｉＮｘ膜とを全面にわたって連続
的に被着した後、ホトエッチングにより上記絶縁膜４０
５を図示のようにパターン化する。次に、Ｐをドープし
たａ−Ｓｉ膜４０６を全面にわたって被着した後、ホト
エッチングにより上記絶縁膜４０５の両側部以外を除去
し、さらに金属薄膜を被着した後、ホトエッチングを行
うことによりにより、図示のようなパターンをした信号
配線としてのソース配線とソース電極４０７、およびド
レイン電極４０８を形成する。これにより、前記ＴＦＴ
が形成される。次に、絶縁膜を上記構造の上に全面に被
着し絶縁膜４０９とし、コンタクト・ホール４１０を上
記絶縁膜４０９にホトエッチングにより形成する。最後
に、コンタクト・ホール４１０に充填すると共にゲート
配線４０２に一部重なる状態で、絶縁膜４０９上に透明
導電性膜を被着した後、ホトエッチングを行うことによ
り画素電極４１１を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
構造では、図１０（図８のＤ−Ｄ´断面図）に示すよう
に画素電極４１１とソース配線４０７とが一部重畳して
いるので、画素電極４１１とソース配線４０７との間に
寄生容量が発生し、ＴＦＴがＯＦＦ状態の時も画素電極
４１１の電位がソース配線４０７に加えられた信号の影
響を受けるので、表示のコントラストが低下してしまう
という問題があった。
構造では、図１０（図８のＤ−Ｄ´断面図）に示すよう
に画素電極４１１とソース配線４０７とが一部重畳して
いるので、画素電極４１１とソース配線４０７との間に
寄生容量が発生し、ＴＦＴがＯＦＦ状態の時も画素電極
４１１の電位がソース配線４０７に加えられた信号の影
響を受けるので、表示のコントラストが低下してしまう
という問題があった。
【０００６】また、従来の構造では、ゲート配線４０２
ごとに画素電極４１１に書き込む信号の極性を反転させ
る１Ｈ反転駆動をした場合、図８に示すように、隣合う
画素電極４１１の端部が同一のゲート配線４０２と対向
し、その対向部で容量が生じて、上記隣接する画素電極
４１１間に相互作用が生じ、電界の乱れが生じる。その
結果、液晶分子に乱れが生じ、例えばノーマリ・ホワイ
トのモード時には黒を表示する際に光漏れが生じ、この
場合にもコントラストが低下するという問題があった。
ごとに画素電極４１１に書き込む信号の極性を反転させ
る１Ｈ反転駆動をした場合、図８に示すように、隣合う
画素電極４１１の端部が同一のゲート配線４０２と対向
し、その対向部で容量が生じて、上記隣接する画素電極
４１１間に相互作用が生じ、電界の乱れが生じる。その
結果、液晶分子に乱れが生じ、例えばノーマリ・ホワイ
トのモード時には黒を表示する際に光漏れが生じ、この
場合にもコントラストが低下するという問題があった。
【０００７】本発明は、かかる従来技術の課題を解決す
べくなされたものであり、コントラストを向上できるア
クティブマトリクス基板を提供することを目的とする。
べくなされたものであり、コントラストを向上できるア
クティブマトリクス基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板上に走査配線と信号配線とが交差し
て形成されていると共に、両配線で囲まれた領域にスイ
ッチング素子と画素電極とがマトリクス状に形成され、
該信号配線と該画素電極との間に絶縁膜が設けられたア
クティブマトリクス基板において、該信号配線がその幅
方向端部を該画素電極と重畳させることなく隣合う画素
電極の間の部分と対向させて設けられていると共に、該
信号配線の画素電極とは反対側に寄生容量用の金属膜
が、信号配線の少なくとも一部分と重畳しかつ信号配線
との間に別の絶縁膜を介して設けられ、該金属膜が該幅
方向における両端部を、該信号配線が対向する該部分の
両側にある画素電極の端部と重畳させてあるので、その
ことにより上記目的を達成することができる。
リクス基板は、基板上に走査配線と信号配線とが交差し
て形成されていると共に、両配線で囲まれた領域にスイ
ッチング素子と画素電極とがマトリクス状に形成され、
該信号配線と該画素電極との間に絶縁膜が設けられたア
クティブマトリクス基板において、該信号配線がその幅
方向端部を該画素電極と重畳させることなく隣合う画素
電極の間の部分と対向させて設けられていると共に、該
信号配線の画素電極とは反対側に寄生容量用の金属膜
が、信号配線の少なくとも一部分と重畳しかつ信号配線
との間に別の絶縁膜を介して設けられ、該金属膜が該幅
方向における両端部を、該信号配線が対向する該部分の
両側にある画素電極の端部と重畳させてあるので、その
ことにより上記目的を達成することができる。
【０００９】また、本発明のアクティブマトリクス基板
は、基板上に走査配線と信号配線とが交差して形成され
ていると共に、両配線で囲まれた領域にスイッチング素
子と画素電極とがマトリクス状に形成されたアクティブ
マトリクス基板において、該走査配線が隣合う画素電極
の間の部分と対向させて設けられていると共に、走査配
線と画素電極との間に２つの金属膜が走査配線の幅方向
に並設され、各金属膜がその全体を走査配線と対向する
該部分の両側にある画素電極のそれぞれと対向させると
共に、走査配線と対向する隣合う画素電極間部分側にあ
る端を該画素電極の端に揃えてあり、かつ端を揃えた各
端部を走査配線の幅方向両端部と重畳させてあるので、
そのことにより上記目的を達成することができる。
は、基板上に走査配線と信号配線とが交差して形成され
ていると共に、両配線で囲まれた領域にスイッチング素
子と画素電極とがマトリクス状に形成されたアクティブ
マトリクス基板において、該走査配線が隣合う画素電極
の間の部分と対向させて設けられていると共に、走査配
線と画素電極との間に２つの金属膜が走査配線の幅方向
に並設され、各金属膜がその全体を走査配線と対向する
該部分の両側にある画素電極のそれぞれと対向させると
共に、走査配線と対向する隣合う画素電極間部分側にあ
る端を該画素電極の端に揃えてあり、かつ端を揃えた各
端部を走査配線の幅方向両端部と重畳させてあるので、
そのことにより上記目的を達成することができる。
【００１０】
【作用】請求項１にあっては、画素電極と信号配線とが
重ならず、かつ隣合う画素電極と金属膜の端部とが重な
る構造となっている。このため、画素電極と信号配線と
の間での寄生容量の構成が、画素電極と金属膜による容
量と、金属膜と信号配線による容量との直列構成とな
り、画素電極に及ぶ寄生容量を低減させることができ
る。
重ならず、かつ隣合う画素電極と金属膜の端部とが重な
る構造となっている。このため、画素電極と信号配線と
の間での寄生容量の構成が、画素電極と金属膜による容
量と、金属膜と信号配線による容量との直列構成とな
り、画素電極に及ぶ寄生容量を低減させることができ
る。
【００１１】請求項３にあっては、画素電極と端を揃え
て金属膜が設けられているので、この金属膜が、光漏れ
を生じる部分を隠すことになり、よって光漏れの発生を
防止できる。
て金属膜が設けられているので、この金属膜が、光漏れ
を生じる部分を隠すことになり、よって光漏れの発生を
防止できる。
【００１２】
【実施例】以下、本発明を実施例により詳細に説明す
る。
る。
【００１３】図１は本実施例のアクティブマトリクス基
板を示す部分平面図であり、図２はその基板のＴＦＴ部
分を示す断面図である。このアクティブマトリクス基板
は、絶縁基板としてのガラス基板１０１上に、走査配線
としてのゲート配線１０２が横方向に複数平行に形成さ
れ、このゲート配線１０２と交差して、信号配線として
のソース配線１０８が複数平行に形成されている。
板を示す部分平面図であり、図２はその基板のＴＦＴ部
分を示す断面図である。このアクティブマトリクス基板
は、絶縁基板としてのガラス基板１０１上に、走査配線
としてのゲート配線１０２が横方向に複数平行に形成さ
れ、このゲート配線１０２と交差して、信号配線として
のソース配線１０８が複数平行に形成されている。
【００１４】ゲート配線１０２とソース配線１０６とで
囲まれた各領域には、ＴＦＴ１１２と画素電極１１１と
が設けられている。ＴＦＴ１１２は、従来同様に構成さ
れている。具体的には、ガラス基板１０１上の或る範囲
に走査配線としてのゲート配線１０２と一体的なゲート
電極１０２ａが形成され、このゲート電極１０２ａを覆
って基板１０１上に絶縁膜１０４が形成されている。絶
縁膜１０４の上には、前記ゲート電極１０２ａの上方部
分に半導体層１０５が或る範囲で形成され、この半導体
層１０５の上にはその中央部に沿って絶縁膜１０６が形
成されていると共に、絶縁膜１０６の上で２つに分断さ
れて半導体層１０７ａ、１０７ｂが形成されている。
囲まれた各領域には、ＴＦＴ１１２と画素電極１１１と
が設けられている。ＴＦＴ１１２は、従来同様に構成さ
れている。具体的には、ガラス基板１０１上の或る範囲
に走査配線としてのゲート配線１０２と一体的なゲート
電極１０２ａが形成され、このゲート電極１０２ａを覆
って基板１０１上に絶縁膜１０４が形成されている。絶
縁膜１０４の上には、前記ゲート電極１０２ａの上方部
分に半導体層１０５が或る範囲で形成され、この半導体
層１０５の上にはその中央部に沿って絶縁膜１０６が形
成されていると共に、絶縁膜１０６の上で２つに分断さ
れて半導体層１０７ａ、１０７ｂが形成されている。
【００１５】一方の半導体層１０７ａの上から、他方の
半導体層１０７ｂとは反対側の絶縁膜１０４上にわたり
信号配線としてのソース配線１０８が形成され、他方の
半導体層１０７ｂの上から、一方の半導体層１０７ａと
は反対側の絶縁膜１０４上にわたりドレイン電極１０９
が形成されている。これにより、前記ＴＦＴが形成され
る。
半導体層１０７ｂとは反対側の絶縁膜１０４上にわたり
信号配線としてのソース配線１０８が形成され、他方の
半導体層１０７ｂの上から、一方の半導体層１０７ａと
は反対側の絶縁膜１０４上にわたりドレイン電極１０９
が形成されている。これにより、前記ＴＦＴが形成され
る。
【００１６】前記画素電極１１１は、上述のように構成
されたＴＦＴ１１２の上に間に絶縁膜１１０を介して形
成されている。具体的には、ドレイン電極１０９の上方
の絶縁膜１１０部分にコンタクト・ホール１１０ａが形
成され、そのコンタクト・ホール１１０ａに充填すると
共にゲート配線１０２と一部重なる状態で、絶縁膜１１
０上に形成されている。
されたＴＦＴ１１２の上に間に絶縁膜１１０を介して形
成されている。具体的には、ドレイン電極１０９の上方
の絶縁膜１１０部分にコンタクト・ホール１１０ａが形
成され、そのコンタクト・ホール１１０ａに充填すると
共にゲート配線１０２と一部重なる状態で、絶縁膜１１
０上に形成されている。
【００１７】また、画素電極１１１は、図３（図１のＡ
−Ａ´断面図）に示すようにソース配線１０８の上に間
に絶縁膜１１０を介して設けられ、ソース配線１０８の
下には間に絶縁膜１０４を介して寄生容量用の金属膜１
０３が形成されている。
−Ａ´断面図）に示すようにソース配線１０８の上に間
に絶縁膜１１０を介して設けられ、ソース配線１０８の
下には間に絶縁膜１０４を介して寄生容量用の金属膜１
０３が形成されている。
【００１８】上記構成のアクティブマトリクス基板の製
造は、図４に示すようにして行われる。先ず、（ａ）に
示すように、ガラス基板１０１上に３０００オングスト
ローム厚のＴａ膜を形成し、これをパターニングしてゲ
ート配線１０２とゲート電極１０２ａと金属膜１０３を
形成する。なお、金属膜１０３は、ゲート配線１０２及
びゲート電極１０２ａとは別の時に形成してもよいが、
実施例のように同時に形成した場合には工程の省略を図
れる。
造は、図４に示すようにして行われる。先ず、（ａ）に
示すように、ガラス基板１０１上に３０００オングスト
ローム厚のＴａ膜を形成し、これをパターニングしてゲ
ート配線１０２とゲート電極１０２ａと金属膜１０３を
形成する。なお、金属膜１０３は、ゲート配線１０２及
びゲート電極１０２ａとは別の時に形成してもよいが、
実施例のように同時に形成した場合には工程の省略を図
れる。
【００１９】次に、（ｂ）に示すように、例えばスパッ
タリングやプラズマＣＶＤ法を用いて、絶縁膜１０４と
なる３０００オングストローム厚のＳｉＮｘ膜を全面に
わたって被着させ、その後、半導体層１０５となる３０
０オングストローム厚のａ−Ｓｉ層、絶縁膜１０６とな
る２０００オングストローム厚のＳｉＮｘ膜を全面にわ
たって連続的に被着した後、ホトエッチングにより上記
絶縁膜１０６を図示のようなパターンに形成する。な
お、上記絶縁膜１０４を被着させる前に、ゲート配線１
０２を陽極酸化して絶縁膜１０４を形成してもよいし、
あるいは絶縁膜１０４にＳｉＮｘ以外の絶縁膜を使用し
てもよい。
タリングやプラズマＣＶＤ法を用いて、絶縁膜１０４と
なる３０００オングストローム厚のＳｉＮｘ膜を全面に
わたって被着させ、その後、半導体層１０５となる３０
０オングストローム厚のａ−Ｓｉ層、絶縁膜１０６とな
る２０００オングストローム厚のＳｉＮｘ膜を全面にわ
たって連続的に被着した後、ホトエッチングにより上記
絶縁膜１０６を図示のようなパターンに形成する。な
お、上記絶縁膜１０４を被着させる前に、ゲート配線１
０２を陽極酸化して絶縁膜１０４を形成してもよいし、
あるいは絶縁膜１０４にＳｉＮｘ以外の絶縁膜を使用し
てもよい。
【００２０】次に、（ｃ）に示すように、例えばプラズ
マＣＶＤ法によりＰをドープしたａ−Ｓｉ膜を５００オ
ングストローム厚で全面にわたって被着した後、ホトエ
ッチングにより上記絶縁膜１０６の両側部以外を除去し
て半導体層１０７ａ、１０７ｂを形成し、さらにスパッ
タリングによってＭｏ層を３０００オングストローム厚
で被着した後、ホトエッチングにより上記Ｍｏ層を図示
のようなパターンのソース配線１０８（図１参照）、ソ
ース電極１０８ａ及びドレイン電極１０９を形成する。
なお、Ｐをドープしたａ−Ｓｉ膜は、イオン・ドーピン
グ法により形成してもよい。また、上記ソース配線１０
８、ソース電極１０８ａ及びドレイン電極１０９はＴ
ｉ，Ａｌ等の金属を使用してもよい。
マＣＶＤ法によりＰをドープしたａ−Ｓｉ膜を５００オ
ングストローム厚で全面にわたって被着した後、ホトエ
ッチングにより上記絶縁膜１０６の両側部以外を除去し
て半導体層１０７ａ、１０７ｂを形成し、さらにスパッ
タリングによってＭｏ層を３０００オングストローム厚
で被着した後、ホトエッチングにより上記Ｍｏ層を図示
のようなパターンのソース配線１０８（図１参照）、ソ
ース電極１０８ａ及びドレイン電極１０９を形成する。
なお、Ｐをドープしたａ−Ｓｉ膜は、イオン・ドーピン
グ法により形成してもよい。また、上記ソース配線１０
８、ソース電極１０８ａ及びドレイン電極１０９はＴ
ｉ，Ａｌ等の金属を使用してもよい。
【００２１】次に、上記構造の上の全面に、１μｍ厚の
有機保護膜を被着して絶縁膜１０８とし、コンタクト・
ホール１１０ａを上記絶縁膜１１０にホトエッチングに
より形成し、最後にコンタクト・ホール１１０ａに充填
すると共に、金属膜１０３及びゲート配線１０２に一部
重なる状態で、絶縁膜１１０上に１０００オングストロ
ームのＩＴＯをスパッタリングによって被着した後、ホ
トエッチングすることにより画素電極１１１を形成す
る。
有機保護膜を被着して絶縁膜１０８とし、コンタクト・
ホール１１０ａを上記絶縁膜１１０にホトエッチングに
より形成し、最後にコンタクト・ホール１１０ａに充填
すると共に、金属膜１０３及びゲート配線１０２に一部
重なる状態で、絶縁膜１１０上に１０００オングストロ
ームのＩＴＯをスパッタリングによって被着した後、ホ
トエッチングすることにより画素電極１１１を形成す
る。
【００２２】上記有機保護膜としては、日本合成ゴム製
ＪＳＳ−７２１５アクリル樹脂や、日立化成ＰＩＸ−８
８０３等のポリイミド膜、東レＳ４１４等の感光性ポリ
イミド膜等を用いることができる。また、絶縁膜１１０
は有機膜以外にＳｉＮｘ、ＳｉＯ2等無機膜を使用して
もよい。
ＪＳＳ−７２１５アクリル樹脂や、日立化成ＰＩＸ−８
８０３等のポリイミド膜、東レＳ４１４等の感光性ポリ
イミド膜等を用いることができる。また、絶縁膜１１０
は有機膜以外にＳｉＮｘ、ＳｉＯ2等無機膜を使用して
もよい。
【００２３】このようにして製造した本実施例のアクテ
ィブマトリクス基板においては、図３に示すように画素
電極１１１がソース配線１０８の上に間に絶縁膜１１０
を介して設けられ、ソース配線１０８の下には間に絶縁
膜１０４を介して寄生容量用の金属膜１０３が形成され
ている。また、ソース配線１０８がその幅方向端部を画
素電極１１１と重畳させることなく、隣合う画素電極１
１１の間の部分と対向させて設けられていると共に金属
膜１０３がソース配線１０８の一部分と重畳して設けら
れており、金属膜１０３が前記幅方向における両端部
を、ソース配線１０８が対向する該部分の両側にある画
素電極１１１の端部と重畳させてある。
ィブマトリクス基板においては、図３に示すように画素
電極１１１がソース配線１０８の上に間に絶縁膜１１０
を介して設けられ、ソース配線１０８の下には間に絶縁
膜１０４を介して寄生容量用の金属膜１０３が形成され
ている。また、ソース配線１０８がその幅方向端部を画
素電極１１１と重畳させることなく、隣合う画素電極１
１１の間の部分と対向させて設けられていると共に金属
膜１０３がソース配線１０８の一部分と重畳して設けら
れており、金属膜１０３が前記幅方向における両端部
を、ソース配線１０８が対向する該部分の両側にある画
素電極１１１の端部と重畳させてある。
【００２４】このため、画素電極１１１とソース配線１
０８との間での寄生容量の構成が、画素電極１１１と金
属膜１０３による容量と、金属膜１０３とソース配線１
０８による容量との直列構成となる。よって、画素電極
１１１に及ぶ寄生容量を低減させることが可能となり、
コントラストの向上を図れる。また、画素電極１１１と
ソース配線１０８が直接重ならないので、絶縁膜の欠陥
により生じるリークを減少させることもできる。なお、
金属膜１０３は、ソース半導体１０８の全長にわたり形
成してもよい。
０８との間での寄生容量の構成が、画素電極１１１と金
属膜１０３による容量と、金属膜１０３とソース配線１
０８による容量との直列構成となる。よって、画素電極
１１１に及ぶ寄生容量を低減させることが可能となり、
コントラストの向上を図れる。また、画素電極１１１と
ソース配線１０８が直接重ならないので、絶縁膜の欠陥
により生じるリークを減少させることもできる。なお、
金属膜１０３は、ソース半導体１０８の全長にわたり形
成してもよい。
【００２５】図５は本発明の他の実施例を示す部分平面
図であり、図６は図５のＢ−Ｂ´断面図を示す。このア
クティブマトリクス基板は、金属膜に関すること以外を
前実施例と同様にして構成されている。この実施例は、
ゲート配線１０２が隣合う画素電極１１１の間の部分と
対向させて設けられ、ゲート配線１０２と画素電極１１
１との間に２つの金属膜１０３ａ、１０３ｂがゲート配
線１０２の幅方向に並設されている。
図であり、図６は図５のＢ−Ｂ´断面図を示す。このア
クティブマトリクス基板は、金属膜に関すること以外を
前実施例と同様にして構成されている。この実施例は、
ゲート配線１０２が隣合う画素電極１１１の間の部分と
対向させて設けられ、ゲート配線１０２と画素電極１１
１との間に２つの金属膜１０３ａ、１０３ｂがゲート配
線１０２の幅方向に並設されている。
【００２６】この構成のアクティブマトリクス基板の製
造は、図７に示すようにして行われる。先ず、（ａ）に
示すように、ガラス基板１０１上に３０００オングスト
ローム厚のＴａ膜を形成し、これをパターニングしてゲ
ート配線１０２とゲート電極１０２ａを形成する。
造は、図７に示すようにして行われる。先ず、（ａ）に
示すように、ガラス基板１０１上に３０００オングスト
ローム厚のＴａ膜を形成し、これをパターニングしてゲ
ート配線１０２とゲート電極１０２ａを形成する。
【００２７】次に、（ｂ）に示すように、例えばスパッ
タリングやプラズマＣＶＤ法を用いて、絶縁膜１０４と
なる３０００オングストローム厚のＳｉＮｘ膜を全面に
わたって被着させ、その後、半導体層１０５となる３０
０オングストローム厚のａ−Ｓｉ層、絶縁膜１０６とな
る２０００オングストローム厚のＳｉＮｘ膜を全面にわ
たって連続的に被着した後、ホトエッチングにより上記
絶縁膜１０６を図示のようなパターンに形成する。な
お、上記絶縁膜１０４を被着させる前に、ゲート配線１
０２を陽極酸化して絶縁膜１０４を形成してもよいし、
あるいは絶縁膜１０４にＳｉＮｘ以外の絶縁膜を使用し
てもよい。
タリングやプラズマＣＶＤ法を用いて、絶縁膜１０４と
なる３０００オングストローム厚のＳｉＮｘ膜を全面に
わたって被着させ、その後、半導体層１０５となる３０
０オングストローム厚のａ−Ｓｉ層、絶縁膜１０６とな
る２０００オングストローム厚のＳｉＮｘ膜を全面にわ
たって連続的に被着した後、ホトエッチングにより上記
絶縁膜１０６を図示のようなパターンに形成する。な
お、上記絶縁膜１０４を被着させる前に、ゲート配線１
０２を陽極酸化して絶縁膜１０４を形成してもよいし、
あるいは絶縁膜１０４にＳｉＮｘ以外の絶縁膜を使用し
てもよい。
【００２８】次に、（ｃ）に示すように、例えばプラズ
マＣＶＤ法によりＰをドープしたａ−Ｓｉ膜を５００オ
ングストローム厚で全面にわたって被着した後、ホトエ
ッチングにより上記絶縁膜１０６の両側部以外を除去し
て半導体層１０７ａ、１０７ｂを形成し、さらにスパッ
タリングによってＭｏ層を３０００オングストローム厚
で被着した後、ホトエッチングにより上記Ｍｏ層を図示
のようなパターンのソース配線１０８（図１参照）、ソ
ース電極１０８ａ及び２つの金属膜１０３ａ、１０３ｂ
を形成する。一方の金属膜１０３ａは前実施例のドレイ
ン電極１０９を兼用する。なお、この金属膜１０３ａ
は、別体に設けたドレイン電極とつなぐようにしてもよ
い。また、Ｐをドープしたａ−Ｓｉ膜は、イオン・ドー
ピング法により形成してもよい。更に、上記ソース配線
１０８、ソース電極１０８ａ及びドレイン電極１０９は
Ｔｉ，Ａｌ等の金属を使用してもよい。更に、２つの金
属膜１０３ａ、１０３ｂは、ソース配線１０８とは別工
程で形成してもよいが、同時に形成した場合には工程の
省略を図れる。
マＣＶＤ法によりＰをドープしたａ−Ｓｉ膜を５００オ
ングストローム厚で全面にわたって被着した後、ホトエ
ッチングにより上記絶縁膜１０６の両側部以外を除去し
て半導体層１０７ａ、１０７ｂを形成し、さらにスパッ
タリングによってＭｏ層を３０００オングストローム厚
で被着した後、ホトエッチングにより上記Ｍｏ層を図示
のようなパターンのソース配線１０８（図１参照）、ソ
ース電極１０８ａ及び２つの金属膜１０３ａ、１０３ｂ
を形成する。一方の金属膜１０３ａは前実施例のドレイ
ン電極１０９を兼用する。なお、この金属膜１０３ａ
は、別体に設けたドレイン電極とつなぐようにしてもよ
い。また、Ｐをドープしたａ−Ｓｉ膜は、イオン・ドー
ピング法により形成してもよい。更に、上記ソース配線
１０８、ソース電極１０８ａ及びドレイン電極１０９は
Ｔｉ，Ａｌ等の金属を使用してもよい。更に、２つの金
属膜１０３ａ、１０３ｂは、ソース配線１０８とは別工
程で形成してもよいが、同時に形成した場合には工程の
省略を図れる。
【００２９】次に、上記構造の上の全面に、１μｍ厚の
有機保護膜を被着して絶縁膜１１０とし、コンタクト・
ホール１１０ａを上記絶縁膜１１０にホトエッチングに
より形成し、最後にコンタクト・ホール１１０ａに充填
すると共に、２つの金属膜１０３ａ、１０３ｂ及びソー
ス配線１０８に一部重なる状態で、絶縁膜１１０上に１
０００オングストロームのＩＴＯをスパッタリングによ
って被着した後、ホトエッチングすることにより画素電
極１１１を形成する。上記有機保護膜としては、前実施
例と同様の材料を使用できる。
有機保護膜を被着して絶縁膜１１０とし、コンタクト・
ホール１１０ａを上記絶縁膜１１０にホトエッチングに
より形成し、最後にコンタクト・ホール１１０ａに充填
すると共に、２つの金属膜１０３ａ、１０３ｂ及びソー
ス配線１０８に一部重なる状態で、絶縁膜１１０上に１
０００オングストロームのＩＴＯをスパッタリングによ
って被着した後、ホトエッチングすることにより画素電
極１１１を形成する。上記有機保護膜としては、前実施
例と同様の材料を使用できる。
【００３０】このようにして製造された本実施例のアク
ティブマトリクス基板においては、図６に示すように、
ゲート配線１０２が隣合う画素電極１１１の間の部分と
対向させて設けられ、ゲート配線１０２と画素電極１１
１との間に２つの金属膜１０３ａ、１０３ｂがゲート配
線１０２の幅方向に並設されている。また、各金属膜１
０３ａ、１０３ｂは、その全体をゲート配線１０２と対
向する該部分の両側にある画素電極１１１のそれぞれと
対向させると共に、ゲート配線１０２と対向する隣合う
画素電極１１１の間の部分側にある端を、画素電極１１
１の端に揃えてあり、かつ端を揃えた各端部をゲート配
線１０２の幅方向両端部と重畳させてある。
ティブマトリクス基板においては、図６に示すように、
ゲート配線１０２が隣合う画素電極１１１の間の部分と
対向させて設けられ、ゲート配線１０２と画素電極１１
１との間に２つの金属膜１０３ａ、１０３ｂがゲート配
線１０２の幅方向に並設されている。また、各金属膜１
０３ａ、１０３ｂは、その全体をゲート配線１０２と対
向する該部分の両側にある画素電極１１１のそれぞれと
対向させると共に、ゲート配線１０２と対向する隣合う
画素電極１１１の間の部分側にある端を、画素電極１１
１の端に揃えてあり、かつ端を揃えた各端部をゲート配
線１０２の幅方向両端部と重畳させてある。
【００３１】したがって、本実施例においては、画素電
極１１１と端を揃えて金属膜１０３ａ、１０３ｂが設け
られているので、この金属膜１０３ａ、１０３ｂが、光
漏れを生じる部分を隠すことになり、つまり遮光膜とし
て機能することになり、よって光漏れの発生を防止で
き、コントラストを向上させることが可能となる。
極１１１と端を揃えて金属膜１０３ａ、１０３ｂが設け
られているので、この金属膜１０３ａ、１０３ｂが、光
漏れを生じる部分を隠すことになり、つまり遮光膜とし
て機能することになり、よって光漏れの発生を防止で
き、コントラストを向上させることが可能となる。
【００３２】上記実施例では、ａ−Ｓｉからなる半導体
層１０５と、Ｍｏからなるソース配線１０８、ドレイン
電極１０９（又は金属膜１０３ａ）との間に、Ｐをドー
プしたａ−Ｓｉからなる半導体層１０７ａ、１０７ｂを
設けているので、これらの間のオーミックコンタクトが
とれるという利点がある。
層１０５と、Ｍｏからなるソース配線１０８、ドレイン
電極１０９（又は金属膜１０３ａ）との間に、Ｐをドー
プしたａ−Ｓｉからなる半導体層１０７ａ、１０７ｂを
設けているので、これらの間のオーミックコンタクトが
とれるという利点がある。
【００３３】なお、本発明は上述した構成のアクティブ
マトリクス基板に限られず、他の構成のものにも適用で
きることはいうまでもない。
マトリクス基板に限られず、他の構成のものにも適用で
きることはいうまでもない。
【００３４】
【発明の効果】以上の説明で明かなように、本発明のア
クティブマトリクス基板は、寄生容量を低減することが
できるので、コントラストを向上させて表示品位を高め
ることが可能となる。また、画素電極とソース配線が直
接重ならない構造とすることができるので、絶縁膜の欠
陥によるリークが減少させることもできる。更に、金属
膜を走査配線と平行に形成し、絶縁膜を介して画素電極
と重なる構成とすることにより、従来構造よりも開口率
を高くできる。加えて、工程の複雑化が生じないので、
液晶表示装置の工程数が増加することによる歩留まり低
下を防ぐことができる。
クティブマトリクス基板は、寄生容量を低減することが
できるので、コントラストを向上させて表示品位を高め
ることが可能となる。また、画素電極とソース配線が直
接重ならない構造とすることができるので、絶縁膜の欠
陥によるリークが減少させることもできる。更に、金属
膜を走査配線と平行に形成し、絶縁膜を介して画素電極
と重なる構成とすることにより、従来構造よりも開口率
を高くできる。加えて、工程の複雑化が生じないので、
液晶表示装置の工程数が増加することによる歩留まり低
下を防ぐことができる。
【図１】本発明のアクティブマトリクス基板の実施例を
示す部分平面図である。
示す部分平面図である。
【図２】そのアクティブマトリクス基板のＴＦＴ部分を
示す断面図である。
示す断面図である。
【図３】図１のＡ−Ａ´線断面図である。
【図４】(a)〜(d)は上記実施例の製造方法を示す部分平
面図である。
面図である。
【図５】本発明の他の実施例を示す部分平面図である。
【図６】図５のＢ−Ｂ´線による断面図である。
【図７】(a)〜(d)は上記他の実施例の製造方法を示す部
分平面図である。
分平面図である。
【図８】従来構造のアクティブマトリクス基板の部分平
面図である。
面図である。
【図９】図８のＣ−Ｃ´線断面図である。
【図１０】図８のＤ−Ｄ´線断面図である。
１０１ ガラス基板 １０２ ゲート配線 １０２ａ ゲート電極 １０３ 金属膜 １０３ａ 金属膜 １０３ｂ 金属膜 １０４ 絶縁膜 １０６ 絶縁膜 １０８ ソース配線 １０９ ドレイン電極 １１０ 絶縁膜 １１０ａ コンタクト・ホール １１１ 画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 弘 大阪府大阪市阿倍野区長池町22番22号 シ ヤープ株式会社内
Claims (4)
- 【請求項１】 基板上に走査配線と信号配線とが交差し
て形成されていると共に、両配線で囲まれた領域にスイ
ッチング素子と画素電極とがマトリクス状に形成され、
該信号配線と該画素電極との間に絶縁膜が設けられたア
クティブマトリクス基板において、 該信号配線がその幅方向端部を該画素電極と重畳させる
ことなく隣合う画素電極の間の部分と対向させて設けら
れていると共に、該信号配線の画素電極とは反対側に寄
生容量用の金属膜が、信号配線の少なくとも一部分と重
畳しかつ信号配線との間に別の絶縁膜を介して設けら
れ、該金属膜が該幅方向における両端部を、該信号配線
が対向する該部分の両側にある画素電極の端部と重畳さ
せてあるアクティブマトリクス基板。 - 【請求項２】 前記金属膜が、前記走査配線を形成する
ときに該走査配線と同一材料で形成された請求項１記載
のアクティブマトリクス基板。 - 【請求項３】 基板上に走査配線と信号配線とが交差し
て形成されていると共に、両配線で囲まれた領域にスイ
ッチング素子と画素電極とがマトリクス状に形成された
アクティブマトリクス基板において、 該走査配線が隣合う画素電極の間の部分と対向させて設
けられていると共に、走査配線と画素電極との間に２つ
の金属膜が走査配線の幅方向に並設され、各金属膜がそ
の全体を走査配線と対向する該部分の両側にある画素電
極のそれぞれと対向させると共に、走査配線と対向する
隣合う画素電極間部分側にある端を該画素電極の端に揃
えてあり、かつ端を揃えた各端部を走査配線の幅方向両
端部と重畳させてあるアクティブマトリクス基板。 - 【請求項４】 前記金属膜が前記信号配線と同じ材料で
形成された請求項３記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30504091A JPH05142570A (ja) | 1991-11-20 | 1991-11-20 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30504091A JPH05142570A (ja) | 1991-11-20 | 1991-11-20 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05142570A true JPH05142570A (ja) | 1993-06-11 |
Family
ID=17940383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30504091A Withdrawn JPH05142570A (ja) | 1991-11-20 | 1991-11-20 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05142570A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000463A1 (fr) * | 1995-06-16 | 1997-01-03 | Seiko Epson Corporation | Dispositif d'affichage a cristaux liquides, son procede de fabrication, et appareil electronique |
| JPH11119261A (ja) * | 1995-08-11 | 1999-04-30 | Sharp Corp | 液晶表示装置、アクティブマトリクス基板、および液晶表示装置の製造方法 |
| JPH11194369A (ja) * | 1997-10-18 | 1999-07-21 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| US6275278B1 (en) | 1996-07-19 | 2001-08-14 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
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| JP2001296558A (ja) * | 1995-08-11 | 2001-10-26 | Sharp Corp | 液晶表示装置 |
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| JP2002189232A (ja) * | 1995-08-11 | 2002-07-05 | Sharp Corp | 液晶表示装置、およびアクティブマトリクス基板 |
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| US7110068B2 (en) | 2002-07-30 | 2006-09-19 | Hitachi Displays, Ltd. | Liquid crystal display device |
| KR100737702B1 (ko) * | 2002-10-16 | 2007-07-10 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| USRE41363E1 (en) | 1995-11-21 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor substrate |
| JP2010166068A (ja) * | 2005-02-03 | 2010-07-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014238580A (ja) * | 2009-02-16 | 2014-12-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1991
- 1991-11-20 JP JP30504091A patent/JPH05142570A/ja not_active Withdrawn
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997000463A1 (fr) * | 1995-06-16 | 1997-01-03 | Seiko Epson Corporation | Dispositif d'affichage a cristaux liquides, son procede de fabrication, et appareil electronique |
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| US8586985B2 (en) | 1996-09-04 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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| US8536577B2 (en) | 1996-09-04 | 2013-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7023502B2 (en) | 1996-09-04 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having light-shielded thin film transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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