JPH0814669B2 - マトリクス型表示装置 - Google Patents

マトリクス型表示装置

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JPH0814669B2
JPH0814669B2 JP9853688A JP9853688A JPH0814669B2 JP H0814669 B2 JPH0814669 B2 JP H0814669B2 JP 9853688 A JP9853688 A JP 9853688A JP 9853688 A JP9853688 A JP 9853688A JP H0814669 B2 JPH0814669 B2 JP H0814669B2
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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は薄膜トランジスタ（以下、TFTと称する）を
アドレス素子として用いるマトリクス型液晶表示素子に
関し、さらに詳しくは半導体膜としてアモルファスシリ
コンを用いた逆スタガー型のTFTをアドレス素子として
用いるマトリクス型液晶表示素子に関するものである。
＜従来の技術＞ 逆スタガー型のTFTをアドレス素子として用いたアト
リクス型液晶表示素子の構造の一例を第３図（ａ）
（ｂ）に示す。この液晶表示素子は絶縁性基板１上にゲ
ート電極2,ゲート絶縁膜5,a−Si膜6,絶縁膜7,n+a−Si膜
8,ソースおよびドレイン電極9,表示用絵素電極10,保護
膜11を積層することにより形成されている。ここで絵素
電位保持特性の改善及びゲート電圧立下がり時のゲート
電極とドレイン電極の重なり容量に起因する絵素電極電
位のレベルシフトを低減させる為に液晶容量に並列とな
る付加容量Csを形成している。この付加容量Csは同図に
示すように絶縁性基板１上に透明導電膜を絶縁分離した
状態で２層形成して第１層12を付加容量電極（接地電
極）とし、第２層10を表示用絵素電極とすることにより
形成される。
＜発明が解決しようとする課題＞ しかしながら、上記構造では付加容量Cs用の電極12と
して透明導電膜を使用している為、付加容量電極12の抵
抗が高くなり、駆動信号波形のなまりやクロストークが
生じる。付加容量電極12の抵抗を低くするには電極膜厚
を厚くするか電極幅を大きくするかの２通りの方法があ
るが、膜厚を厚くするとその部分での段差が大きくなり
後工程で形成するソース電極等の断線の原因となり好ま
しくない。一方、電極幅を広くすると付加容量電極12と
絵素電極10及びソース電極９とのショートの確率が高く
なり、また付加容量電極12とソース電極９間の容量が増
加して信号のレベルシフトが生じる。更にプロセス上に
おいても付加容量電極形成の為の工程が増え、好ましく
ない。
＜課題を解決するための手段＞ 本発明はゲート電極、ソース電極、及びマトリクス表
示の絵素電極に連結されるドレイン電極、からなる複数
の薄膜トランジスタを表示駆動に対するスイッチング素
子として配設したマトリクス型表示装置において、前記
ゲート電極が、隣接する薄膜トランジスタに連結された
絵素電極の周囲に延在され、絶縁膜を介して該絵素電極
と重なり合って付加容量を形成することを特徴とする。
また本発明は、金属タンタルからなる前記ゲート電極
と、五酸化タンタルとプラズマCVD窒化シリコンからな
る前記絶縁膜と、を有する。
＜作 用＞ 上述の如く、タンタルを付加容量電極として用いるこ
とにより、従来に比べて大幅に付加容量電極の抵抗が低
減され、これに伴って五酸化タンタルを付加容量絶縁膜
として用いると、五酸化タンタルの誘電率が比較的高い
ため、ゲート電極の一端を付加容量電極として用いて付
加容量電極を形成する面積が小さくても充分な容量を得
ることができる。このため、成膜，エッチングプロセス
の増加なしに付加容量電極を形成することが可能とな
る。
＜実施例＞ 以下、本発明の実施例を図面を用いて詳述するが、本
発明はこれに限定されるものではない。
第１図（ａ）〜（ｃ）は本発明の一実施例の製造プロ
セスを示す上面図、第１図（ｄ）は第１図（ｃ）の等価
回路図、第２図は第１図（ｃ）のＸ−Ｙ断面図である。
ガラス基板からなる絶縁性基板１上にスパッタリングに
よりTaを3000Åの厚さに形成し、これをホトリソグラフ
ィ技術によりパターン化してゲート電極兼付加容量電極
３を形成する。次に陽極酸化法により前記ゲート電極兼
付加容量電極３をなすTa表面を酸化して約2000Åの五酸
化タンタルからなる第１の絶縁膜４を形成する。次に基
板１上にプラズマCVDによりSiNxからなる第２の絶縁膜
５を2000Åの厚さに形成し、連続してアモルファスSi
（ａ−Si）を300Åの厚さに形成し、さらにSiNxを2000
Åの厚さに形成する。このａ−SiとSiNxをホトリソグラ
フィ技術を用いてパターン化することにより、第１の半
導体膜６と第３の絶縁膜７を形成する。次にプラズマCV
Dによりn+アモルファスSi（n+a−Si）を400Åの厚さに
形成し、ホトリソグラフィ技術を用いてパターン化する
ことにより、第２の半導体膜８を形成する。次にスパッ
タリングあるいは電子ビーム蒸着によりTi,Mo,W等の高
融点金属を3000Åの厚さに形成し、ホトリソグラフィ技
術を用いてパターン化することにより、ソースおよびド
レイン電極９を形成する。次にスパッタリングあるいは
電子ビーム蒸着により酸化インジウムを主成分とする透
明導電膜を1000Åの厚さに形成し、これをホトリソグラ
フィ技術を用いることによりパターン化して表示用絵素
電極10を形成する。該表示用絵素電極の端部は第１の絶
縁膜４及び第２の絶縁膜５を介して隣接するゲート電極
３端部と重なっており、付加容量が形成される（第１図
（ｃ）斜線部）。最後にプラズマCVDによりSiNxからな
る保護膜11を5000Åの厚さに形成する。以上のようにし
て、付加容量を形成したマトリクス型液晶表示素子が作
成される。
尚、絵素電極と重ね合わせるゲート電極兼付加容量電
極として、その絵素を駆動するTFTのゲート電極の一行
上又は一行下のゲート電極を用いる。
付加容量電極の電位レベルは直流的にはどういうレベ
ルでも差し支えないが、絵素電位を保持する期間中（書
込完了直後から次の書込の直前まで）は変動しない事が
望ましい。しかし、本発明ではゲート電極と付加容量用
電極とを兼用しているので、絵素電位保持期間中にゲー
ト選択パルスが印加される。このパルスは付加容量を通
じて絵素電位を押し上げ、TFTの動作点を変化させる
が、その方向はTFTのOFFバイアスを深くする方向なの
で、蓄積された電荷が流れ出る事はない。
また、ゲート選択パルス印加中は、液晶に印加される
電圧は変化するが、全保持期間中に占める時間の割合は
1/ゲート本数なので液晶に印加される電圧の実効値に与
える影響は無視できる。
ここで、付加容量電極とゲート電極とが一体化される
が、付加容量として絵素電極と重ね合わせされる領域は
絵素電極の周辺部に帯状に設けると絵素電極が開口率の
減少を小さく抑えることができ、好ましい。これは特に
液晶をノーマリーホワイトモード（無電界時に白を表示
し、印加電圧が高くなるに従って透過率が下がるような
モード、例えばツィステッド・ネマティック型で偏光板
をクロス状態に配置した場合）で駆動した場合に効果的
である。ノーマリーホワイトモードでは絵素電極とゲー
ト配線或いはソース配線との隙間から光がもれてコント
ラスト比を低下させるため、カラーフィルター側に遮光
マスクを設ける必要がある。この際、TFT基板とカラー
フィルター側基板の貼合せマージンを確保するため、一
般にカラーフィルター側の遮光マスクの開口部よりも絵
素電極の方を大きくする。そこで、カラーフィルターの
開口部からはみ出した絵素電極領域に付加容量を設ける
と、パネルとしての開口率をほとんど低下させる事なく
付加容量を形成する事ができる。
＜発明の効果＞ 以上のように本発明によれば、成膜，エッチングプロ
セスの増加なしに付加容量Cs用電極を形成でき、また高
誘電率の五酸化タンタルを絶縁膜に使用しているので付
加容量Cs用電極の面積を小さくしても大きな容量を得る
ことができ、他のプロセスにあまり影響を与えず高歩留
で付加容量を形成できる。本付加容量の形成により、絵
素電位保持特性が改善され、ゲート電圧立下がり時のゲ
ート電極とドレイン電極の重なり部分の容量に寄因する
絵素電極電位のレベルシフトを低減できる。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は本発明の一実施例の製造工程を
示す上面図、第１図（ｄ）は第１図（ｃ）の等価回路
図、第２図は第１図（ｃ）のＸ−Ｙ断面図、第３図
（ａ）は従来例を示す上面図、第３図（ｂ）は従来例を
示す要部断面図である。 1:絶縁性基板、3:ゲート電極兼付加容量電極、4:第１の
絶縁膜、5:第２の絶縁膜、6:第１の半導体膜、7:第３の
絶縁膜、8:第２の半導体膜、9:ソース・ドレイン電極、
10:表示用絵素電極、11:保護膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極、ソース電極、及びマトリクス
    表示の絵素電極に連結されるドレイン電極、からなる複
    数の薄膜トランジスタを表示駆動に対するスイッチング
    素子として配設したマトリクス型表示装置において、 前記ゲート電極が、隣接する薄膜トランジスタに連結さ
    れた絵素電極の周囲に延在され、絶縁膜を介して該絵素
    電極と重なり合って付加容量を形成することを特徴とす
    るマトリクス型表示装置。
  2. 【請求項２】金属タンタルからなる前記ゲート電極と、
    五酸化タンタルとプラズマCVD窒化シリコンからなる前
    記絶縁膜と、を有する請求項１記載のマトリクス型表示
    装置。
JP9853688A 1988-04-20 1988-04-20 マトリクス型表示装置 Expired - Lifetime JPH0814669B2 (ja)

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