JPH05143181A - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JPH05143181A JPH05143181A JP3327062A JP32706291A JPH05143181A JP H05143181 A JPH05143181 A JP H05143181A JP 3327062 A JP3327062 A JP 3327062A JP 32706291 A JP32706291 A JP 32706291A JP H05143181 A JPH05143181 A JP H05143181A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- constant
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ集積回路上に実現するのに好適な構成
の定電圧回路を提供する。 【構成】 電圧発生回路１では３つのトランジスタ（Ｍ
１、Ｍ２、Ｍ３）のドレイン電流をＩi とすると、Ｉ00
−Ｉ3 ＝Ｉ1 ＋Ｉ2 となるように動作し抵抗Ｒ１とＲ３
の接続点に基準電圧ＶREF を発生する。このＶREF の温
度特性は正にも負にも零にもなり得る。誤差増幅器２
は、差動回路（（Ｍ４、Ｍ５）、Ｉ01）、能動負荷（Ｍ
６、Ｍ７）、レベルシフト回路（Ｍ８、Ｉ02）と出力回
路（Ｍ９、Ｍ１０、Ｍ１１、Ｒ４〜Ｒ６、Ｃ１）で構成
され、差動対（Ｍ４、Ｍ５）の一方の入力はＶREF 、他
方の入力は出力定電圧ＶOUT を抵抗分圧したものであ
る。差動対（Ｍ４、Ｍ５）は比（Ｗ／Ｌ）がＭ４：Ｍ５
＝１：Ｋ1 、能動負荷は比（Ｗ／Ｌ）がＭ６：Ｍ７＝Ｋ
2 ：１の不平衡対であるので、差動対では入力電圧にオ
フセットがある。このオフセット電圧の温度特性はＫ1
とＫ2 を１と等しくするか、１よりも大きくするか否か
によって正にも負にも零にもでき、所望温度特性の定電
圧ＶOUT が得られる。
の定電圧回路を提供する。 【構成】 電圧発生回路１では３つのトランジスタ（Ｍ
１、Ｍ２、Ｍ３）のドレイン電流をＩi とすると、Ｉ00
−Ｉ3 ＝Ｉ1 ＋Ｉ2 となるように動作し抵抗Ｒ１とＲ３
の接続点に基準電圧ＶREF を発生する。このＶREF の温
度特性は正にも負にも零にもなり得る。誤差増幅器２
は、差動回路（（Ｍ４、Ｍ５）、Ｉ01）、能動負荷（Ｍ
６、Ｍ７）、レベルシフト回路（Ｍ８、Ｉ02）と出力回
路（Ｍ９、Ｍ１０、Ｍ１１、Ｒ４〜Ｒ６、Ｃ１）で構成
され、差動対（Ｍ４、Ｍ５）の一方の入力はＶREF 、他
方の入力は出力定電圧ＶOUT を抵抗分圧したものであ
る。差動対（Ｍ４、Ｍ５）は比（Ｗ／Ｌ）がＭ４：Ｍ５
＝１：Ｋ1 、能動負荷は比（Ｗ／Ｌ）がＭ６：Ｍ７＝Ｋ
2 ：１の不平衡対であるので、差動対では入力電圧にオ
フセットがある。このオフセット電圧の温度特性はＫ1
とＫ2 を１と等しくするか、１よりも大きくするか否か
によって正にも負にも零にもでき、所望温度特性の定電
圧ＶOUT が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧回路に係り、特
にＭＯＳ集積回路上に形成される定電圧回路に関する。
にＭＯＳ集積回路上に形成される定電圧回路に関する。
【０００２】
【従来の技術】周知のように、従来の定電圧回路は、バ
イポーラトランジスタで構成されるバンドギャップリフ
ァレンス回路が一般的であり、ＭＯＳトランジスタだけ
で構成した実用的な定電圧回路は知られていない。
イポーラトランジスタで構成されるバンドギャップリフ
ァレンス回路が一般的であり、ＭＯＳトランジスタだけ
で構成した実用的な定電圧回路は知られていない。
【０００３】
【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタにも種々の利点があり、ＭＯＳ集積回路上に実現
できる定電圧回路の開発が望まれている。その際に注意
すべきことは、定電圧回路は温度特性が良好でなければ
ならないが、ＭＯＳトランジスタでは、製造偏差が大き
く、且つ、温度特性がバイポーラのように直線的ではな
く曲線的であるので、これらの特性をいかに制御するか
が問題となる。
ジスタにも種々の利点があり、ＭＯＳ集積回路上に実現
できる定電圧回路の開発が望まれている。その際に注意
すべきことは、定電圧回路は温度特性が良好でなければ
ならないが、ＭＯＳトランジスタでは、製造偏差が大き
く、且つ、温度特性がバイポーラのように直線的ではな
く曲線的であるので、これらの特性をいかに制御するか
が問題となる。
【０００４】本発明の目的は、ＭＯＳ集積回路上に実現
するのに好適な構成の定電圧回路を提供することにあ
る。
するのに好適な構成の定電圧回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の定電圧回路は次の如き構成を有する。即
ち、本発明の定電圧回路は、ＭＯＳトランジスタで構成
される定電圧回路であって； この定電圧回路は、電圧
発生回路とこの電圧発生回路の出力電圧を基準電圧とし
て温度補正動作をし所望特性の定電圧を出力する誤差増
幅器とからなり； 前記電圧発生回路は、定電流源と；
ソースが直接接地され、ゲートが第１の抵抗を介して
前記電流源の出力側に接続され、ドレインが前記第１の
抵抗に直接または第２の抵抗を介して接続される第１の
トランジスタと； ソースが直接または抵抗を介して接
地され、ゲートが前記第１のトランジスタのドレインに
接続され、ドレインが第３の抵抗を介して前記定電流源
の出力側に接続される第２のトランジスタと； ソース
が直接接地され、ゲートが前記第２のトランジスタのド
レインに接続され、ドレインが前記定電流源の出力側に
直接接続される、或いは、前記定電流源を制御する負帰
還ループに直接接続される第３のトランジスタと； を
備え、前記誤差増幅器は、ゲート幅とゲート長の比が
１：Ｋ1 である２つのトランジスタで構成される差動対
の一方の入力が前記定電流源と前記第１及び第３の抵抗
との接続点に発生する前記出力電圧であり、他方の入力
が分圧電圧である差動回路と； 前記差動回路と電源間
に設けられ、ゲート幅とゲート長の比が１：Ｋ2 である
２つのトランジスタで構成される能動負荷と； 前記差
動回路の出力についてレベルシフト操作をするレベルシ
フト回路と； 前記差動回路の出力を取り出しそれを前
記所望特性の定電圧として外部に出力すると共に、その
出力定電圧の抵抗分圧によって前記分圧電圧を形成する
出力回路と； を備えることを特徴とするものである。
に、本発明の定電圧回路は次の如き構成を有する。即
ち、本発明の定電圧回路は、ＭＯＳトランジスタで構成
される定電圧回路であって； この定電圧回路は、電圧
発生回路とこの電圧発生回路の出力電圧を基準電圧とし
て温度補正動作をし所望特性の定電圧を出力する誤差増
幅器とからなり； 前記電圧発生回路は、定電流源と；
ソースが直接接地され、ゲートが第１の抵抗を介して
前記電流源の出力側に接続され、ドレインが前記第１の
抵抗に直接または第２の抵抗を介して接続される第１の
トランジスタと； ソースが直接または抵抗を介して接
地され、ゲートが前記第１のトランジスタのドレインに
接続され、ドレインが第３の抵抗を介して前記定電流源
の出力側に接続される第２のトランジスタと； ソース
が直接接地され、ゲートが前記第２のトランジスタのド
レインに接続され、ドレインが前記定電流源の出力側に
直接接続される、或いは、前記定電流源を制御する負帰
還ループに直接接続される第３のトランジスタと； を
備え、前記誤差増幅器は、ゲート幅とゲート長の比が
１：Ｋ1 である２つのトランジスタで構成される差動対
の一方の入力が前記定電流源と前記第１及び第３の抵抗
との接続点に発生する前記出力電圧であり、他方の入力
が分圧電圧である差動回路と； 前記差動回路と電源間
に設けられ、ゲート幅とゲート長の比が１：Ｋ2 である
２つのトランジスタで構成される能動負荷と； 前記差
動回路の出力についてレベルシフト操作をするレベルシ
フト回路と； 前記差動回路の出力を取り出しそれを前
記所望特性の定電圧として外部に出力すると共に、その
出力定電圧の抵抗分圧によって前記分圧電圧を形成する
出力回路と； を備えることを特徴とするものである。
【０００６】
【作用】次に、前記の如く構成される本発明の定電圧回
路の作用を説明する。本発明では、電圧発生回路の出力
電圧を誤差増幅器で温度補正して所望特性の定電圧を得
る。このとき、誤差増幅器での温度補正はＫ1 とＫ2 が
１に等しいか、１よりも大きいか否か等によって所望の
ものとすることができ、温度特性を良好にできる。
路の作用を説明する。本発明では、電圧発生回路の出力
電圧を誤差増幅器で温度補正して所望特性の定電圧を得
る。このとき、誤差増幅器での温度補正はＫ1 とＫ2 が
１に等しいか、１よりも大きいか否か等によって所望の
ものとすることができ、温度特性を良好にできる。
【０００７】従って、本発明によれば、ＭＯＳ集積回路
上に実現するのに好適な構成の定電圧回路を提供でき
る。
上に実現するのに好適な構成の定電圧回路を提供でき
る。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係る定電圧回路を示
す。図１において、この定電圧回路は、電圧発生回路１
と誤差増幅器２とで構成される。
する。図１は、本発明の一実施例に係る定電圧回路を示
す。図１において、この定電圧回路は、電圧発生回路１
と誤差増幅器２とで構成される。
【０００９】電圧発生回路１は、基本的には、電源ＶDD
側に設けられる定電流源Ｉ00と、３つのＭＯＳトランジ
スタ（Ｍ１、Ｍ２、Ｍ３）とで構成される。（第１の）
トランジスタＭ１は、ソースが直接接地され、ゲートが
（第１の）抵抗Ｒ１を介して定電流源Ｉ00の出力側に接
続され、ドレインが（第２の）抵抗Ｒ２を介して抵抗Ｒ
１に接続される。つまり、本実施例では、ドレインは直
列接続した抵抗Ｒ２及び同Ｒ１を介して定電流源Ｉ00の
出力側に接続されるが、抵抗Ｒ２を省略しドレインとゲ
ートとを直接接続しても良い。
側に設けられる定電流源Ｉ00と、３つのＭＯＳトランジ
スタ（Ｍ１、Ｍ２、Ｍ３）とで構成される。（第１の）
トランジスタＭ１は、ソースが直接接地され、ゲートが
（第１の）抵抗Ｒ１を介して定電流源Ｉ00の出力側に接
続され、ドレインが（第２の）抵抗Ｒ２を介して抵抗Ｒ
１に接続される。つまり、本実施例では、ドレインは直
列接続した抵抗Ｒ２及び同Ｒ１を介して定電流源Ｉ00の
出力側に接続されるが、抵抗Ｒ２を省略しドレインとゲ
ートとを直接接続しても良い。
【００１０】また、（第２の）トランジスタＭ２は、ソ
ースが直接接地され、ゲートがトランジスタＭ１のドレ
インに接続され、ドレインが（第３の）抵抗Ｒ３を介し
て定電流源Ｉ00の出力側に接続される。なお、ソース
は、所定の抵抗を介して接地しても良い。
ースが直接接地され、ゲートがトランジスタＭ１のドレ
インに接続され、ドレインが（第３の）抵抗Ｒ３を介し
て定電流源Ｉ00の出力側に接続される。なお、ソース
は、所定の抵抗を介して接地しても良い。
【００１１】（第３の）トランジスタＭ３は、ソースが
直接接地され、ゲートがトランジスタＭ２のドレインに
接続され、ドレインが定電流源Ｉ00の出力側に直接接続
される。なお、周知のように、定電流源Ｉ00は、負帰還
ループで制御する場合もあるが、その場合には、当該ト
ランジスタＭ３のドレインはその定電流源を制御する負
帰還ループに直接接続しても良い。
直接接地され、ゲートがトランジスタＭ２のドレインに
接続され、ドレインが定電流源Ｉ00の出力側に直接接続
される。なお、周知のように、定電流源Ｉ00は、負帰還
ループで制御する場合もあるが、その場合には、当該ト
ランジスタＭ３のドレインはその定電流源を制御する負
帰還ループに直接接続しても良い。
【００１２】この電圧発生回路１では、３つのトランジ
スタのドレイン電流をＩi とすると、Ｉ00−Ｉ3 ＝Ｉ1
＋Ｉ2 となるように動作し抵抗Ｒ１と同Ｒ３の接続点に
基準電圧ＶREF を発生する。以下、具体的に説明する。
スタのドレイン電流をＩi とすると、Ｉ00−Ｉ3 ＝Ｉ1
＋Ｉ2 となるように動作し抵抗Ｒ１と同Ｒ３の接続点に
基準電圧ＶREF を発生する。以下、具体的に説明する。
【００１３】各トランジスタのゲート・ソース間電圧を
ＶGSi とおくと、基準電圧ＶREF は、ＶREF ＝ＶGS1 ＋
Ｒ１・Ｉ1 、また、ＶGS1 −ＶGS2 ＝Ｒ２・Ｉ1 である
ので、この両式から数式１と求まる。
ＶGSi とおくと、基準電圧ＶREF は、ＶREF ＝ＶGS1 ＋
Ｒ１・Ｉ1 、また、ＶGS1 −ＶGS2 ＝Ｒ２・Ｉ1 である
ので、この両式から数式１と求まる。
【００１４】
【数１】
【００１５】従って、基準電圧ＶREF の温度特性は、数
式１を温度で微分した数式２で表せる。
式１を温度で微分した数式２で表せる。
【００１６】
【数２】
【００１７】そして、数式２は、１《Ｒ１／Ｒ２で考え
ると、数式３のように近似できる。
ると、数式３のように近似できる。
【００１８】
【数３】
【００１９】ここで数式３から、ｄＶREF ／ｄＴの値
は、ｄＶGS1 ／ｄＴとｄＶGS2 ／ｄＴとの大小関係等に
よって正にも負にも、さらには零にもなり得るというこ
とが理解できる。
は、ｄＶGS1 ／ｄＴとｄＶGS2 ／ｄＴとの大小関係等に
よって正にも負にも、さらには零にもなり得るというこ
とが理解できる。
【００２０】次に、誤差増幅器２は、差動対トランジス
タ（Ｍ４、Ｍ５）と定電流源Ｉ01で構成される差動回路
と、２つのトランジスタ（Ｍ６、Ｍ７）で構成される能
動負荷と、トランジスタＭ８と定電流源Ｉ02で構成され
るレベルシフト回路と、トランジスタ（Ｍ９、Ｍ１０、
Ｍ１１）及びコンデンサＣ１、抵抗Ｒ６、抵抗分圧回路
（抵抗Ｒ４と同Ｒ５の直列回路）を備える出力回路とで
構成される。
タ（Ｍ４、Ｍ５）と定電流源Ｉ01で構成される差動回路
と、２つのトランジスタ（Ｍ６、Ｍ７）で構成される能
動負荷と、トランジスタＭ８と定電流源Ｉ02で構成され
るレベルシフト回路と、トランジスタ（Ｍ９、Ｍ１０、
Ｍ１１）及びコンデンサＣ１、抵抗Ｒ６、抵抗分圧回路
（抵抗Ｒ４と同Ｒ５の直列回路）を備える出力回路とで
構成される。
【００２１】出力回路では、本来の出力定電圧ＶOUT の
他、所定の分圧電圧を形成し、その分圧電圧を差動回路
に帰還する。つまり、基本的には、トランジスタＭ９の
ソースとアース間に抵抗Ｒ４と同Ｒ５の直列回路からな
る抵抗分圧回路を設け、トランジスタＭ９のソースから
出力定電圧ＶOUT を出力し、抵抗分圧回路で分圧電圧を
形成するようにして良いが、本実施例では、電圧通過素
子であるトランジスタＭ１１を付加し、このトランジス
タＭ１１のソースとアース間に抵抗分圧回路を設けてあ
る。これは、差動回路の負荷としての軽重によって適宜
の選択がされる。
他、所定の分圧電圧を形成し、その分圧電圧を差動回路
に帰還する。つまり、基本的には、トランジスタＭ９の
ソースとアース間に抵抗Ｒ４と同Ｒ５の直列回路からな
る抵抗分圧回路を設け、トランジスタＭ９のソースから
出力定電圧ＶOUT を出力し、抵抗分圧回路で分圧電圧を
形成するようにして良いが、本実施例では、電圧通過素
子であるトランジスタＭ１１を付加し、このトランジス
タＭ１１のソースとアース間に抵抗分圧回路を設けてあ
る。これは、差動回路の負荷としての軽重によって適宜
の選択がされる。
【００２２】差動回路の差動対を構成する２つのトラン
ジスタＭ４と同Ｍ５は、一方のトランジスタＭ４のゲー
トには電圧発生回路からの基準電圧ＶREF が印加され、
他方のトランジスタＭ５のゲートには出力回路からの分
圧電圧が印加される。そして、この差動対と電源ＶDD間
に能動負荷が設けられると共に、差動対の出力がレベル
シフト回路及び出力回路に与えられる。
ジスタＭ４と同Ｍ５は、一方のトランジスタＭ４のゲー
トには電圧発生回路からの基準電圧ＶREF が印加され、
他方のトランジスタＭ５のゲートには出力回路からの分
圧電圧が印加される。そして、この差動対と電源ＶDD間
に能動負荷が設けられると共に、差動対の出力がレベル
シフト回路及び出力回路に与えられる。
【００２３】ここに、差動対を構成する２つのトランジ
スタＭ４と同Ｍ５は、ゲート幅Ｗとゲート長Ｌの比（Ｗ
／Ｌ）が、Ｍ４：Ｍ５＝１：Ｋ1 である。また、能動負
荷を構成する２つのトランジスタＭ６と同Ｍ７は、ゲー
ト幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が、Ｍ６：Ｍ７＝Ｋ
2 ：１である。従って、差動対には入力オフセットがあ
るが、このオフセット電圧ＶOSは、次のようにして求め
られる。
スタＭ４と同Ｍ５は、ゲート幅Ｗとゲート長Ｌの比（Ｗ
／Ｌ）が、Ｍ４：Ｍ５＝１：Ｋ1 である。また、能動負
荷を構成する２つのトランジスタＭ６と同Ｍ７は、ゲー
ト幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が、Ｍ６：Ｍ７＝Ｋ
2 ：１である。従って、差動対には入力オフセットがあ
るが、このオフセット電圧ＶOSは、次のようにして求め
られる。
【００２４】まず、差動回路では、トランジスタＭ４の
トランスコンダクタンスβ1 は、ゲート幅Ｗとゲート長
Ｌの比を（Ｗ／Ｌ）1 、スレッショルド電圧をＶT 、モ
ビリティをμn 、単位面積当たりのゲート酸化膜容量を
ＣOXとすると、β1 ＝μn ・ＣOX・（Ｗ／Ｌ）1 ／２で
あるので、トランジスタＭ５のトランスコンダクタンス
はＫ1 ・β1 となる。
トランスコンダクタンスβ1 は、ゲート幅Ｗとゲート長
Ｌの比を（Ｗ／Ｌ）1 、スレッショルド電圧をＶT 、モ
ビリティをμn 、単位面積当たりのゲート酸化膜容量を
ＣOXとすると、β1 ＝μn ・ＣOX・（Ｗ／Ｌ）1 ／２で
あるので、トランジスタＭ５のトランスコンダクタンス
はＫ1 ・β1 となる。
【００２５】従って、トランジスタＭ４のドレイン電流
Ｉd4は数式４、トランジスタＭ５のドレイン電流Ｉd5は
数式５、両ドレイン電流の和は数式６とおくことができ
る。また、オフセット電圧ＶOSは、両トランジスタのゲ
ート・ソース間電圧の差で表せる（数式７）。
Ｉd4は数式４、トランジスタＭ５のドレイン電流Ｉd5は
数式５、両ドレイン電流の和は数式６とおくことができ
る。また、オフセット電圧ＶOSは、両トランジスタのゲ
ート・ソース間電圧の差で表せる（数式７）。
【００２６】
【数４】
【００２７】
【数５】
【００２８】
【数６】
【００２９】
【数７】
【００３０】そして、不平衡対である２つのトランジス
タ（Ｍ６、Ｍ７）からなる能動負荷は、Ｉd4＝Ｋ2 ・Ｉ
d5 の関係を維持するように動作するので、結局この関
係と数式６から、Ｉd4は数式８、Ｉd5は数式９と求まる
ので、これらを数式４、同５に代入すれば、数式１０の
ようにオフセット電圧ＶOSが求まる。
タ（Ｍ６、Ｍ７）からなる能動負荷は、Ｉd4＝Ｋ2 ・Ｉ
d5 の関係を維持するように動作するので、結局この関
係と数式６から、Ｉd4は数式８、Ｉd5は数式９と求まる
ので、これらを数式４、同５に代入すれば、数式１０の
ようにオフセット電圧ＶOSが求まる。
【００３１】
【数８】
【００３２】
【数９】
【００３３】
【数１０】
【００３４】数式１０は、オフセット電圧ＶOSがモビリ
ティμn の平方根に反比例することを示すが、モビリテ
ィμn は温度特性を有し、絶対温度Ｔと同Ｔ0 の比とモ
ビリティμn(Ｔ）と同μn(Ｔ0)の比は、数式１１のよう
に関係付けられる。
ティμn の平方根に反比例することを示すが、モビリテ
ィμn は温度特性を有し、絶対温度Ｔと同Ｔ0 の比とモ
ビリティμn(Ｔ）と同μn(Ｔ0)の比は、数式１１のよう
に関係付けられる。
【００３５】
【数１１】
【００３６】従って、オフセット電圧ＶOSは、数式１２
と求まり、絶対温度にほぼ比例することになる。
と求まり、絶対温度にほぼ比例することになる。
【００３７】
【数１２】
【００３８】すると、数式１２から、オフセット電圧Ｖ
OSは、Ｋ1 とＫ2 が１よりも大きいか否かによって正、
負、零の何れかとなる。即ち、Ｋ1 ＞１、Ｋ2 ＞１の
ときは、ＶOS＞０となり、Ｋ1 ＝１、Ｋ2 ＝１のとき
は、ＶOS＝０となり、また、Ｋ1 ＜１、Ｋ2 ＜１のと
きは、ＶOS＜０となる。
OSは、Ｋ1 とＫ2 が１よりも大きいか否かによって正、
負、零の何れかとなる。即ち、Ｋ1 ＞１、Ｋ2 ＞１の
ときは、ＶOS＞０となり、Ｋ1 ＝１、Ｋ2 ＝１のとき
は、ＶOS＝０となり、また、Ｋ1 ＜１、Ｋ2 ＜１のと
きは、ＶOS＜０となる。
【００３９】また、出力定電圧ＶOUT と基準電圧ＶREF
との関係は、数式１３となるので、出力定電圧ＶOUT の
温度特性は、数式１４と表せる。
との関係は、数式１３となるので、出力定電圧ＶOUT の
温度特性は、数式１４と表せる。
【００４０】
【数１３】
【００４１】
【数１４】
【００４２】要するに、ｄＶREF ／ｄＴは、正か負ある
いは零となり、またｄＶOS／ｄＴは、正にも負にも零に
も設定でき、しかもその大きさはＫ1 とＫ2 とで決定で
きるので、ｄＶOUT ／ｄＴは、正にも負にも零にも設定
できるのである。
いは零となり、またｄＶOS／ｄＴは、正にも負にも零に
も設定でき、しかもその大きさはＫ1 とＫ2 とで決定で
きるので、ｄＶOUT ／ｄＴは、正にも負にも零にも設定
できるのである。
【００４３】ここで、ｄＶOUT ／ｄＴ＝０の場合を考え
ると、ｄＶOS／ｄＴは、数式１４から、数式１５と求ま
るが、数式１２から、数式１６と求まる。
ると、ｄＶOS／ｄＴは、数式１４から、数式１５と求ま
るが、数式１２から、数式１６と求まる。
【００４４】
【数１５】
【００４５】
【数１６】
【００４６】そして、数式１６において、絶対温度Ｔは
２度ルート（√）圧縮されているので数式１７のように
近似できる。
２度ルート（√）圧縮されているので数式１７のように
近似できる。
【００４７】
【数１７】
【００４８】即ち、数式１７から、Ｋ1 ，Ｋ2 及び
Ｉ01，（Ｗ／Ｌ）1 を適宜選定することで数式１５が成
立するようにできる。従って、この場合には、出力定電
圧ＶOUTの温度特性が零である定電圧回路を実現できる
ことになる。
Ｉ01，（Ｗ／Ｌ）1 を適宜選定することで数式１５が成
立するようにできる。従って、この場合には、出力定電
圧ＶOUTの温度特性が零である定電圧回路を実現できる
ことになる。
【００４９】なお、電源ＶDDの変動による基準電圧Ｖ
REF の変動幅は、トランジスタ（Ｍ１、Ｍ２、Ｍ３）の
相互コンダクタンスｇm を大きくすることで小さくでき
る。実際には、ゲート幅とゲート長の比（Ｗ／Ｌ）を大
きくすれば良い。これは、バイポーラトランジスタの場
合と同様の考えである。
REF の変動幅は、トランジスタ（Ｍ１、Ｍ２、Ｍ３）の
相互コンダクタンスｇm を大きくすることで小さくでき
る。実際には、ゲート幅とゲート長の比（Ｗ／Ｌ）を大
きくすれば良い。これは、バイポーラトランジスタの場
合と同様の考えである。
【００５０】
【発明の効果】以上説明したように、本発明の定電圧回
路によれば、電圧発生回路の出力電圧を誤差増幅器で温
度補正して所望特性の定電圧を得る。このとき、誤差増
幅器での温度補正はＫ1 とＫ2 が１に等しいか、１より
も大きいか否か等によって所望のものとすることがで
き、温度特性を良好にできるので、ＭＯＳ集積回路上に
実現するのに好適な構成の定電圧回路を提供できる効果
がある。
路によれば、電圧発生回路の出力電圧を誤差増幅器で温
度補正して所望特性の定電圧を得る。このとき、誤差増
幅器での温度補正はＫ1 とＫ2 が１に等しいか、１より
も大きいか否か等によって所望のものとすることがで
き、温度特性を良好にできるので、ＭＯＳ集積回路上に
実現するのに好適な構成の定電圧回路を提供できる効果
がある。
【図１】本発明の一実施例に係る定電圧回路の構成ブロ
ック図である。
ック図である。
１ 電圧発生回路 ２ 誤差増幅器 Ｍ１〜Ｍ１１ トランジスタ Ｉ00 定電流源 Ｉ01 定電流源 Ｉ02 定電流源 ＶDD 電源 Ｒ１〜Ｒ６ 抵抗 Ｃ１ コンデンサ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタで構成される定電圧
回路であって； この定電圧回路は、電圧発生回路とこ
の電圧発生回路の出力電圧を基準電圧として温度補正動
作をし所望特性の定電圧を出力する誤差増幅器とからな
り； 前記電圧発生回路は、定電流源と； ソースが直
接接地され、ゲートが第１の抵抗を介して前記電流源の
出力側に接続され、ドレインが前記第１の抵抗に直接ま
たは第２の抵抗を介して接続される第１のトランジスタ
と； ソースが直接または抵抗を介して接地され、ゲー
トが前記第１のトランジスタのドレインに接続され、ド
レインが第３の抵抗を介して前記定電流源の出力側に接
続される第２のトランジスタと； ソースが直接接地さ
れ、ゲートが前記第２のトランジスタのドレインに接続
され、ドレインが前記定電流源の出力側に直接接続され
る、或いは、前記定電流源を制御する負帰還ループに直
接接続される第３のトランジスタと； を備え、前記誤
差増幅器は、ゲート幅とゲート長の比が１：Ｋ1 である
２つのトランジスタで構成される差動対の一方の入力が
前記定電流源と前記第１及び第３の抵抗との接続点に発
生する前記出力電圧であり、他方の入力が分圧電圧であ
る差動回路と； 前記差動回路と電源間に設けられ、ゲ
ート幅とゲート長の比が１：Ｋ2 である２つのトランジ
スタで構成される能動負荷と； 前記差動回路の出力に
ついてレベルシフト操作をするレベルシフト回路と；
前記差動回路の出力を取り出しそれを前記所望特性の定
電圧として外部に出力すると共に、その出力定電圧の抵
抗分圧によって前記分圧電圧を形成する出力回路と；を
備えることを特徴とする定電圧回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327062A JP2765319B2 (ja) | 1991-11-15 | 1991-11-15 | 定電圧回路 |
| US07/974,709 US5373226A (en) | 1991-11-15 | 1992-11-12 | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
| GB9608050A GB2298724B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit |
| GB9518407A GB2291512B (en) | 1991-11-15 | 1992-11-13 | Reference voltage generating circuit to be used for a constant voltage circuit formed of fets |
| GB9223807A GB2261535B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit and reference voltage generating circuit to be used therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327062A JP2765319B2 (ja) | 1991-11-15 | 1991-11-15 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143181A true JPH05143181A (ja) | 1993-06-11 |
| JP2765319B2 JP2765319B2 (ja) | 1998-06-11 |
Family
ID=18194878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327062A Expired - Lifetime JP2765319B2 (ja) | 1991-11-15 | 1991-11-15 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765319B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140208A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体集積回路 |
| JP2006099378A (ja) * | 2004-09-29 | 2006-04-13 | Ricoh Co Ltd | 定電圧回路 |
| JP2007180640A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電圧生成回路、レギュレータ回路及び集積回路装置 |
| JP2007189474A (ja) * | 2006-01-13 | 2007-07-26 | Renesas Technology Corp | 半導体装置 |
| US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
| JP2010152911A (ja) * | 1997-12-12 | 2010-07-08 | Hynix Semiconductor Inc | 内部電圧発生回路 |
| CN109391147A (zh) * | 2017-06-26 | 2019-02-26 | 英飞凌科技股份有限公司 | 降压电压转换器 |
-
1991
- 1991-11-15 JP JP3327062A patent/JP2765319B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140208A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体集積回路 |
| JP2010152911A (ja) * | 1997-12-12 | 2010-07-08 | Hynix Semiconductor Inc | 内部電圧発生回路 |
| JP2006099378A (ja) * | 2004-09-29 | 2006-04-13 | Ricoh Co Ltd | 定電圧回路 |
| US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
| JP2007180640A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電圧生成回路、レギュレータ回路及び集積回路装置 |
| JP2007189474A (ja) * | 2006-01-13 | 2007-07-26 | Renesas Technology Corp | 半導体装置 |
| CN109391147A (zh) * | 2017-06-26 | 2019-02-26 | 英飞凌科技股份有限公司 | 降压电压转换器 |
| CN109391147B (zh) * | 2017-06-26 | 2023-08-18 | 英飞凌科技股份有限公司 | 降压电压转换器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765319B2 (ja) | 1998-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6005378A (en) | Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors | |
| JP3519361B2 (ja) | バンドギャップレファレンス回路 | |
| US7042289B2 (en) | Transconductance control circuit of rail-to-rail differential input stages | |
| CN106406412A (zh) | 一种高阶温度补偿的带隙基准电路 | |
| CN107168442A (zh) | 带隙基准电压源电路 | |
| JP2765319B2 (ja) | 定電圧回路 | |
| US4590418A (en) | Circuit for generating a temperature stabilized reference voltage | |
| US7248099B2 (en) | Circuit for generating reference current | |
| JP2710507B2 (ja) | 増幅回路 | |
| JP3003174B2 (ja) | 増幅回路 | |
| JP2721286B2 (ja) | 半導体装置の温度補償型基準電圧発生回路 | |
| JP2876865B2 (ja) | 定電圧回路 | |
| US9024682B2 (en) | Proportional-to-supply analog current generator | |
| JPH10112614A (ja) | バイアス電流供給方法およびその回路 | |
| JP2897401B2 (ja) | 温度センサ回路 | |
| JP2927803B2 (ja) | 定電圧発生回路 | |
| JPH01140212A (ja) | 低電圧ｍｏｓ基準電圧回路 | |
| JPS60191508A (ja) | 電流発生装置 | |
| JP2969665B2 (ja) | バイアス電圧設定回路 | |
| JP2793343B2 (ja) | バイアス回路 | |
| JPH1145126A (ja) | 基準電圧発生回路 | |
| SU601684A2 (ru) | Стабилизатор тока | |
| JP3923725B2 (ja) | ３次関数発生回路及び温度補償圧電発振器 | |
| JPH0816267A (ja) | 定電圧回路 | |
| CN116414177A (zh) | 一种带隙参考电压电路 |