JPH05143529A - データ転送制御方式 - Google Patents
データ転送制御方式Info
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- JPH05143529A JPH05143529A JP30619091A JP30619091A JPH05143529A JP H05143529 A JPH05143529 A JP H05143529A JP 30619091 A JP30619091 A JP 30619091A JP 30619091 A JP30619091 A JP 30619091A JP H05143529 A JPH05143529 A JP H05143529A
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- 230000015654 memory Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、特定のマスタによる単位時間当た
りのデータ転送の割合を容易に増加でき、オーバーラン
エラーを防止することが出来るデータ転送制御方式を提
供することを目的とする。 【構成】 システムバス１に第１マスタ２０と第２マス
タ３０とメモリ４とシステムバス制御回路５が接続さ
れ、各マスタが、システムバス制御回路５によりシステ
ムバス１の使用許可を得てデータの転送を行うデータ転
送制御方式において、単位時間当たりのデータ転送量を
所定の割合に増加したい第１マスタ２０に、システムバ
ス使用要求信号をシステムバス制御回路５に送出し、か
つシステムバス制御回路５のバス使用許可を得て、デー
タ転送制御を行う転送制御回路２１と、この転送制御回
路２１からの出力と、予め設定しておいた値に基づき、
所定のタイミングでシステムバス使用要求信号を一定時
間保持するためのシステムバス使用要求制御回路２３と
を備えたものである。
りのデータ転送の割合を容易に増加でき、オーバーラン
エラーを防止することが出来るデータ転送制御方式を提
供することを目的とする。 【構成】 システムバス１に第１マスタ２０と第２マス
タ３０とメモリ４とシステムバス制御回路５が接続さ
れ、各マスタが、システムバス制御回路５によりシステ
ムバス１の使用許可を得てデータの転送を行うデータ転
送制御方式において、単位時間当たりのデータ転送量を
所定の割合に増加したい第１マスタ２０に、システムバ
ス使用要求信号をシステムバス制御回路５に送出し、か
つシステムバス制御回路５のバス使用許可を得て、デー
タ転送制御を行う転送制御回路２１と、この転送制御回
路２１からの出力と、予め設定しておいた値に基づき、
所定のタイミングでシステムバス使用要求信号を一定時
間保持するためのシステムバス使用要求制御回路２３と
を備えたものである。
Description
【０００１】
【産業上の利用分野】この発明は、電子計算機における
データ転送制御方式に関するものである。
データ転送制御方式に関するものである。
【０００２】
【従来の技術】図２は、従来のデータ転送制御方式の一
例を示すブロック構成図である。同図において、１は、
システムバスであって、このシステムバス１に第１マス
タ２と第２マスタ３とメモリ４とシステムバス制御回路
５とが接続されている。ここで、マスタとは、能動的に
自らバス権要求を外部のバス権調停回路に出せるもの
（例えば、ＤＭＡコントローラとかＣＰＵなど）をい
う。
例を示すブロック構成図である。同図において、１は、
システムバスであって、このシステムバス１に第１マス
タ２と第２マスタ３とメモリ４とシステムバス制御回路
５とが接続されている。ここで、マスタとは、能動的に
自らバス権要求を外部のバス権調停回路に出せるもの
（例えば、ＤＭＡコントローラとかＣＰＵなど）をい
う。
【０００３】このような構成のもとに従来、第１マスタ
２と第２マスタ３が共に、常にサイクルスチール転送に
より、メモリアクセスする必要がある場合、先ず第１マ
スタ２，第２マスタ３が夫々システムバス制御回路５に
バス使用許可を要求する。次にシステムバス制御回路５
により、システムバス１の使用が許可された、どちらか
一方のマスタがメモリ４にアクセスできる。その一方の
マスタによるメモリアクセスが終了すると、他方のマス
タがシステムバス制御回路５によりシステムバス１の使
用が許可され、メモリアクセスを行なえる。このように
して、第１マスタ２と第２マスタ３のアクセスを要求ア
クセス数になるまで一度ずつ交互に繰り返して行なう。
２と第２マスタ３が共に、常にサイクルスチール転送に
より、メモリアクセスする必要がある場合、先ず第１マ
スタ２，第２マスタ３が夫々システムバス制御回路５に
バス使用許可を要求する。次にシステムバス制御回路５
により、システムバス１の使用が許可された、どちらか
一方のマスタがメモリ４にアクセスできる。その一方の
マスタによるメモリアクセスが終了すると、他方のマス
タがシステムバス制御回路５によりシステムバス１の使
用が許可され、メモリアクセスを行なえる。このように
して、第１マスタ２と第２マスタ３のアクセスを要求ア
クセス数になるまで一度ずつ交互に繰り返して行なう。
【０００４】このような方法による従来のデータ転送例
を図３に示す。図３においては、第１マスタ２がシステ
ムバス制御回路５により、システムバス１の使用が許可
され、第１マスタデータ２ａを転送すると、次に第２マ
スタ３が、システムバス制御回路５により、システムバ
ス１の使用が許可され、第２マスタデータ３ａの転送を
行なう。同様に、第２マスタ３のデータ転送の次に第１
マスタ２のデータ２ｂの転送を行なうというように、第
１マスタ２と第２マスタ３が交互にデータ転送を行なっ
ている様子が示されている。
を図３に示す。図３においては、第１マスタ２がシステ
ムバス制御回路５により、システムバス１の使用が許可
され、第１マスタデータ２ａを転送すると、次に第２マ
スタ３が、システムバス制御回路５により、システムバ
ス１の使用が許可され、第２マスタデータ３ａの転送を
行なう。同様に、第２マスタ３のデータ転送の次に第１
マスタ２のデータ２ｂの転送を行なうというように、第
１マスタ２と第２マスタ３が交互にデータ転送を行なっ
ている様子が示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデータ転送制御方式では、一方のマスタ、例え
ば第１マスタ２が、他方のマスタ、例えば第２マスタ３
よりも単位時間当たりに、より多くのデータ転送を行な
う必要があるシステムの場合、第１マスタ２が必要量の
データ転送ができずオーバランエラーとなる問題点があ
った。
た従来のデータ転送制御方式では、一方のマスタ、例え
ば第１マスタ２が、他方のマスタ、例えば第２マスタ３
よりも単位時間当たりに、より多くのデータ転送を行な
う必要があるシステムの場合、第１マスタ２が必要量の
データ転送ができずオーバランエラーとなる問題点があ
った。
【０００６】この発明は、以上述べた従来の問題点に鑑
み、データ転送を行なうマスタが必要量のデータ転送を
することができ、汎用性を持たせた方法で、オーバラン
エラーの発生を防止することができるようにしたデータ
転送制御方式を提供することを目的とする。
み、データ転送を行なうマスタが必要量のデータ転送を
することができ、汎用性を持たせた方法で、オーバラン
エラーの発生を防止することができるようにしたデータ
転送制御方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明ではシステムバスに複数のマスタとメモリ
とシステムバス制御回路が接続され、データ転送を行う
複数のマスタがシステムバス制御回路によりシステムバ
スの使用許可を得てデータ転送を行うデータ転送制御方
式において、前記複数のマスタのうち単位時間当たりの
データ転送量を所定の割合に増加したいマスタに、前記
所定の割合に応じた数値を記憶する記憶回路と、システ
ムバス使用要求信号をシステムバス制御回路に送出し、
かつ該システムバス制御回路のバス使用許可を得て、デ
ータ転送制御を行う転送制御回路と、この転送制御回路
からの出力と、前記記憶回路に設定しておいた数値に基
づき、所定のタイミングで前記システムバス使用要求信
号を一定時間保持するためのシステムバス使用要求制御
回路とを備えたものである。
めに、本発明ではシステムバスに複数のマスタとメモリ
とシステムバス制御回路が接続され、データ転送を行う
複数のマスタがシステムバス制御回路によりシステムバ
スの使用許可を得てデータ転送を行うデータ転送制御方
式において、前記複数のマスタのうち単位時間当たりの
データ転送量を所定の割合に増加したいマスタに、前記
所定の割合に応じた数値を記憶する記憶回路と、システ
ムバス使用要求信号をシステムバス制御回路に送出し、
かつ該システムバス制御回路のバス使用許可を得て、デ
ータ転送制御を行う転送制御回路と、この転送制御回路
からの出力と、前記記憶回路に設定しておいた数値に基
づき、所定のタイミングで前記システムバス使用要求信
号を一定時間保持するためのシステムバス使用要求制御
回路とを備えたものである。
【０００８】
【作用】前記構成により、単位時間当たりのデータ転送
量を所定の割合に増加したいマスタには、その所定の割
合に見合った任意の整数を書き込み、保持する機能と、
システムバス使用要求信号を保持する機能を持った回路
が設けられている。従って、転送制御回路からの出力に
基づき、データ転送サイクルの所定のタイミングで、転
送制御回路の送出するシステムバス使用要求信号を一定
時間保持することができるので、この一定時間当たりの
データ転送量を所定の割合に増加したいマスタは、連続
してデータ転送を行うことができる。よって、単位時間
当たりのデータ転送量の割合を増加することができ、オ
ーバーランエラーの発生を防止することができる。
量を所定の割合に増加したいマスタには、その所定の割
合に見合った任意の整数を書き込み、保持する機能と、
システムバス使用要求信号を保持する機能を持った回路
が設けられている。従って、転送制御回路からの出力に
基づき、データ転送サイクルの所定のタイミングで、転
送制御回路の送出するシステムバス使用要求信号を一定
時間保持することができるので、この一定時間当たりの
データ転送量を所定の割合に増加したいマスタは、連続
してデータ転送を行うことができる。よって、単位時間
当たりのデータ転送量の割合を増加することができ、オ
ーバーランエラーの発生を防止することができる。
【０００９】
【実施例】次に、本発明の実施例につき、図面を用いて
説明する。
説明する。
【００１０】図１は、本発明によるデータ転送制御方式
の一実施例を示すブロック構成図である。同図におい
て、図２と同一あるいは、相当部分には同符号を用いて
いる。
の一実施例を示すブロック構成図である。同図におい
て、図２と同一あるいは、相当部分には同符号を用いて
いる。
【００１１】図１において、第２マスタ３０は転送制御
回路３１とバスインタフェース３２から構成されてい
る。又、第１マスタ２０は、システムバス１に接続され
たバスインタフェース２２とこのバスインタフェース２
２に接続された転送制御回路２１と、この転送制御回路
２１から転送許可信号ＡＣＫ−Ｐ（Ｐは転送許可信号Ａ
ＣＫが正のときアクティブであることを示す。以下、Ｐ
は同様である）及びバス要求信号ＢＲ−ＰとＲＯＭ書込
み信号ＷＥ−Ｎ（Ｎは、負のときアクティブであること
を示す。以下、Ｎは同様である）、ＲＯＭ読出し信号Ｒ
Ｄ−Ｎ、カウンタロード信号ＬＯＡＤ−Ｎが供給され、
かつバスインタフェース２２に、アドレス信号ＡＤＲ、
データ信号ＤＡＴＡが接続され、かつシステムバス使用
要求信号ＳＢＵＳ ＢＲＥＱ＊を送出するシステムバス
使用要求制御回路２３から構成されている。このシステ
ムバス使用要求制御回路２３は、転送制御回路２１から
の出力に基づき、データ転送サイクルの所定のタイミン
グでシステムバス使用要求信号を一定期間保持するため
の回路であって、このシステムバス使用要求制御回路２
３は本発明において付加された回路である。
回路３１とバスインタフェース３２から構成されてい
る。又、第１マスタ２０は、システムバス１に接続され
たバスインタフェース２２とこのバスインタフェース２
２に接続された転送制御回路２１と、この転送制御回路
２１から転送許可信号ＡＣＫ−Ｐ（Ｐは転送許可信号Ａ
ＣＫが正のときアクティブであることを示す。以下、Ｐ
は同様である）及びバス要求信号ＢＲ−ＰとＲＯＭ書込
み信号ＷＥ−Ｎ（Ｎは、負のときアクティブであること
を示す。以下、Ｎは同様である）、ＲＯＭ読出し信号Ｒ
Ｄ−Ｎ、カウンタロード信号ＬＯＡＤ−Ｎが供給され、
かつバスインタフェース２２に、アドレス信号ＡＤＲ、
データ信号ＤＡＴＡが接続され、かつシステムバス使用
要求信号ＳＢＵＳ ＢＲＥＱ＊を送出するシステムバス
使用要求制御回路２３から構成されている。このシステ
ムバス使用要求制御回路２３は、転送制御回路２１から
の出力に基づき、データ転送サイクルの所定のタイミン
グでシステムバス使用要求信号を一定期間保持するため
の回路であって、このシステムバス使用要求制御回路２
３は本発明において付加された回路である。
【００１２】又、システムバス使用要求制御回路２３
は、電気的な書込み及び消去が可能なリードオンリメモ
リ（以下、ＲＯＭと称す）２３と、カウンタ回路（以
下、単にカウンタと称す）２５と、プログラマブル・ア
レイ・ロジックＩＣ（以下、ＰＡＬ ＩＣと称す）２６
から構成されている。
は、電気的な書込み及び消去が可能なリードオンリメモ
リ（以下、ＲＯＭと称す）２３と、カウンタ回路（以
下、単にカウンタと称す）２５と、プログラマブル・ア
レイ・ロジックＩＣ（以下、ＰＡＬ ＩＣと称す）２６
から構成されている。
【００１３】ここで、ＲＯＭ２４のアドレス入力端子
Ａ，書込み入力端子バーＷＥ，読み出し入力端子バーＲ
Ｄには、各々、転送制御回路２１からのアドレス信号Ａ
ＤＲ，ライト信号ＷＥ−Ｎ，リード信号ＲＤ−Ｎが供給
される。ＲＯＭ２４のライトデータは、転送制御回路２
１からライト時に、又、リードデータは次段のカウンタ
２５にロード時、ＤＡＴＡ線を介して供給される。この
ライトデータは、初期設定時に一度、書き込んでおくデ
ータ転送量の増加したい分に見合った数値である。リー
ドデータは、データ転送中に読み出され、カウンタ２５
にＬＯＡＤ信号供給時にロードされる。カウンタは、デ
ータ転送毎にカウントダウンされ、“オール０”時にキ
ャリー信号ＲＣを発生し、これが転送制御回路２１に供
給され再びＲＯＭ２４から初期設定値を読み出し、カウ
ンタ２５にロードする信号を発生し、上述の動作を繰返
す。カウンタ２５の出力Ｑ3 〜0は、次段のＰＡＬ Ｉ
Ｃ２６を介して、バスインタフェース２２にシステムバ
ス要求信号ＳＢＵＳ ＢＲＥＱ＊を送出する。
Ａ，書込み入力端子バーＷＥ，読み出し入力端子バーＲ
Ｄには、各々、転送制御回路２１からのアドレス信号Ａ
ＤＲ，ライト信号ＷＥ−Ｎ，リード信号ＲＤ−Ｎが供給
される。ＲＯＭ２４のライトデータは、転送制御回路２
１からライト時に、又、リードデータは次段のカウンタ
２５にロード時、ＤＡＴＡ線を介して供給される。この
ライトデータは、初期設定時に一度、書き込んでおくデ
ータ転送量の増加したい分に見合った数値である。リー
ドデータは、データ転送中に読み出され、カウンタ２５
にＬＯＡＤ信号供給時にロードされる。カウンタは、デ
ータ転送毎にカウントダウンされ、“オール０”時にキ
ャリー信号ＲＣを発生し、これが転送制御回路２１に供
給され再びＲＯＭ２４から初期設定値を読み出し、カウ
ンタ２５にロードする信号を発生し、上述の動作を繰返
す。カウンタ２５の出力Ｑ3 〜0は、次段のＰＡＬ Ｉ
Ｃ２６を介して、バスインタフェース２２にシステムバ
ス要求信号ＳＢＵＳ ＢＲＥＱ＊を送出する。
【００１４】次に図４を用いて、動作を説明する。
【００１５】第１マスタ２０がデータ転送する場合、転
送制御回路２１からの図４（ａ）に示すようなバス要求
信号ＢＲ−Ｐは、システムバス使用要求制御回路２３を
介して、バスインタフェース２２に供給される。バスイ
ンタフェース２２は、システムバス１に図４（Ｈ）に示
すように、システムバス使用要求信号ＳＢＵＳ ＢＲＥ
Ｑ＊を送出する。このシステムバス使用要求信号ＳＢＵ
Ｓ ＢＲＥＱ＊は、システムバス１を介して、システム
バス制御回路５に供給される。このシステムバス制御回
路５において、第１マスタ２０によるシステムバス使用
要求が認められると、システムバス制御回路５からシス
テムバス１，バスインタフェース２２を介して、転送制
御回路２１に転送許可信号ＡＣＫ−Ｐが供給される。こ
れにより第１マスタ２０は、システムバス１の使用が許
可されたことになる。そして、第１マスタ２０は、シス
テムバス１の使用許可に基づき、第１マスタデータ２０
ａの転送を行なうが、システムバス使用要求制御回路２
３により、システムバス使用要求信号ＳＢＵＳ ＢＲＥ
Ｑ＊は図４（Ｈ）に示す如く保持されたままとなる。こ
こで、システムバス１の使用許可に基づき、システムバ
ス使用要求制御回路２３の出力であるシステムバス使用
要求信号ＳＢＵＳ ＢＲＥＱ＊は、図４（Ｈ）に示す如
く保持状態となることを以下に説明する。
送制御回路２１からの図４（ａ）に示すようなバス要求
信号ＢＲ−Ｐは、システムバス使用要求制御回路２３を
介して、バスインタフェース２２に供給される。バスイ
ンタフェース２２は、システムバス１に図４（Ｈ）に示
すように、システムバス使用要求信号ＳＢＵＳ ＢＲＥ
Ｑ＊を送出する。このシステムバス使用要求信号ＳＢＵ
Ｓ ＢＲＥＱ＊は、システムバス１を介して、システム
バス制御回路５に供給される。このシステムバス制御回
路５において、第１マスタ２０によるシステムバス使用
要求が認められると、システムバス制御回路５からシス
テムバス１，バスインタフェース２２を介して、転送制
御回路２１に転送許可信号ＡＣＫ−Ｐが供給される。こ
れにより第１マスタ２０は、システムバス１の使用が許
可されたことになる。そして、第１マスタ２０は、シス
テムバス１の使用許可に基づき、第１マスタデータ２０
ａの転送を行なうが、システムバス使用要求制御回路２
３により、システムバス使用要求信号ＳＢＵＳ ＢＲＥ
Ｑ＊は図４（Ｈ）に示す如く保持されたままとなる。こ
こで、システムバス１の使用許可に基づき、システムバ
ス使用要求制御回路２３の出力であるシステムバス使用
要求信号ＳＢＵＳ ＢＲＥＱ＊は、図４（Ｈ）に示す如
く保持状態となることを以下に説明する。
【００１６】ＲＯＭ２４の特定アドレスには、予めデー
タ転送量を増加したい分に見合った数値を書込んでお
く。（図では、００１１の場合を示す。）この書込まれ
た値（００１１）をデータ転送前に転送制御回路２１か
らのＲＯＭ２４のアドレス信号ＡＤＲとリード信号（図
４（Ｅ）参照）により、値（００１１）をリードし、カ
ウンタ２５のロード信号により、カウンタ２５に設定し
ておく。図４（ｂ）に示すような転送許可信号ＡＣＫ−
Ｐが転送制御回路２１からカウンタ２５のクロック入力
端子ＣＬＫに供給されると、カウンタ２５の出力端子Ｑ
3〜Ｑ1 （図４（Ｃ）参照）は、００１１から００１０
にカウントダウンされ、順次転送許可信号ＡＣＫ−Ｐが
供給される毎に、０００１，００００となる。００００
時には、再び初期値（００１１）がＲＯＭ２４からカウ
ンタ２５にロードされるように、転送制御回路２１から
上述のＲＯＭ２４のアドレス信号，リード信号ＲＤ−
Ｎ，カウンタ２５のロード信号ＬＯＡＤ−Ｎが供給され
る。
タ転送量を増加したい分に見合った数値を書込んでお
く。（図では、００１１の場合を示す。）この書込まれ
た値（００１１）をデータ転送前に転送制御回路２１か
らのＲＯＭ２４のアドレス信号ＡＤＲとリード信号（図
４（Ｅ）参照）により、値（００１１）をリードし、カ
ウンタ２５のロード信号により、カウンタ２５に設定し
ておく。図４（ｂ）に示すような転送許可信号ＡＣＫ−
Ｐが転送制御回路２１からカウンタ２５のクロック入力
端子ＣＬＫに供給されると、カウンタ２５の出力端子Ｑ
3〜Ｑ1 （図４（Ｃ）参照）は、００１１から００１０
にカウントダウンされ、順次転送許可信号ＡＣＫ−Ｐが
供給される毎に、０００１，００００となる。００００
時には、再び初期値（００１１）がＲＯＭ２４からカウ
ンタ２５にロードされるように、転送制御回路２１から
上述のＲＯＭ２４のアドレス信号，リード信号ＲＤ−
Ｎ，カウンタ２５のロード信号ＬＯＡＤ−Ｎが供給され
る。
【００１７】カウンタ２５の出力端子Ｑ3 〜Ｑ0 は、次
段のＰＡＬ ＩＣ２６に供給され、そこで、Ｑ0 のイン
バート信号バーＱ0 とＱ1 のアンド条件（図４（Ｇ）参
照）をとり、さらに、バス要求信号ＢＲ−Ｐとのノア条
件によりシステムバス使用要求信号ＳＢＵＳ ＢＲＥＱ
＊は、図４（Ｈ）に示す如くロウ・レベル状態に保持さ
れるところができる。
段のＰＡＬ ＩＣ２６に供給され、そこで、Ｑ0 のイン
バート信号バーＱ0 とＱ1 のアンド条件（図４（Ｇ）参
照）をとり、さらに、バス要求信号ＢＲ−Ｐとのノア条
件によりシステムバス使用要求信号ＳＢＵＳ ＢＲＥＱ
＊は、図４（Ｈ）に示す如くロウ・レベル状態に保持さ
れるところができる。
【００１８】上記説明から判かるように、システムバス
使用要求信号ＳＢＵＳ ＢＲＥＱ＊が図４（Ｈ）に示す
如くバス要求信号ＢＲ−Ｐがオフした後も保持されたま
まとなるので、第１マスタ２０は、システムバス１を使
用することができ、第１マスタ２０は第１マスタデータ
２０ａの転送を行なった後、次のデータ２０ｂの転送を
連続して行なうことができる。第１マスタ２０からロウ
・レベル状態のシステムバス使用要求信号ＳＢＵＳ Ｂ
ＲＥＱ＊がシステムバス１に供給されている限り、第２
マスタ３０はシステムバス１を使用することができな
い。
使用要求信号ＳＢＵＳ ＢＲＥＱ＊が図４（Ｈ）に示す
如くバス要求信号ＢＲ−Ｐがオフした後も保持されたま
まとなるので、第１マスタ２０は、システムバス１を使
用することができ、第１マスタ２０は第１マスタデータ
２０ａの転送を行なった後、次のデータ２０ｂの転送を
連続して行なうことができる。第１マスタ２０からロウ
・レベル状態のシステムバス使用要求信号ＳＢＵＳ Ｂ
ＲＥＱ＊がシステムバス１に供給されている限り、第２
マスタ３０はシステムバス１を使用することができな
い。
【００１９】次に、第１マスタ２０からのシステムバス
使用要求信号ＳＢＵＳ ＢＲＥＱ＊がオフとなると、第
２マスタ３０からのバス要求信号ＢＲ−Ｐに基づくシス
テムバス使用要求信号が、システムバス制御回路５に供
給される。するとシステムバス制御回路５は、第２マス
タ３０に対しシステムバス１の使用を許可すべく転送許
可信号ＡＣＫ−Ｐをシステムバス１を介して供給する。
これにより第２マスタ３０は、従来通り第２マスタデー
タ３０ａの転送を行なう。この後、第１マスタ２０の転
送制御回路２１より、図４（ａ）に示す如くバス要求信
号ＢＲ−Ｐが出力されると、システムバス使用要求信号
ＳＢＵＳ ＢＲＥＱ＊が図４（Ｈ）に示す如くオン状態
（ロウ・レベル状態）となる。そして、システムバス制
御回路５は、第１マスタ２０からのシステムバス使用要
求を許可すると、転送許可信号ＡＣＫ−Ｐがシステムバ
ス１，第１マスタ２０のバスインタフェース２２を介し
て転送制御回路２１に供給される。転送制御回路２１
は、図４（ａ）に示す如くバス要求信号ＢＲ−Ｐを送出
した後、図４（ｂ）に示す如く転送許可信号ＡＣＫ−Ｐ
を送出する。このとき、図４（Ｇ）のバーＱ0 信号とＱ
1 信号のアンドバーＱ0 ・Ｑ1 信号は、論理“０”（ロ
ウ・レベル状態）であり、図４（ａ）のバス要求信号Ｂ
Ｒ−Ｐとのノア論理により、システムバス使用要求信号
ＳＢＵＳ ＢＲＥＱ＊は論理“０”（ロウ・レベル状
態）である。ところで、第１マスタ２０は、システムバ
ス制御回路５にて、システムバスの使用が許可される
と、システムバス使用要求信号ＳＢＵＳ ＢＲＥＱ＊の
オンの期間に第１マスタデータ２０ｃの転送を行なう。
使用要求信号ＳＢＵＳ ＢＲＥＱ＊がオフとなると、第
２マスタ３０からのバス要求信号ＢＲ−Ｐに基づくシス
テムバス使用要求信号が、システムバス制御回路５に供
給される。するとシステムバス制御回路５は、第２マス
タ３０に対しシステムバス１の使用を許可すべく転送許
可信号ＡＣＫ−Ｐをシステムバス１を介して供給する。
これにより第２マスタ３０は、従来通り第２マスタデー
タ３０ａの転送を行なう。この後、第１マスタ２０の転
送制御回路２１より、図４（ａ）に示す如くバス要求信
号ＢＲ−Ｐが出力されると、システムバス使用要求信号
ＳＢＵＳ ＢＲＥＱ＊が図４（Ｈ）に示す如くオン状態
（ロウ・レベル状態）となる。そして、システムバス制
御回路５は、第１マスタ２０からのシステムバス使用要
求を許可すると、転送許可信号ＡＣＫ−Ｐがシステムバ
ス１，第１マスタ２０のバスインタフェース２２を介し
て転送制御回路２１に供給される。転送制御回路２１
は、図４（ａ）に示す如くバス要求信号ＢＲ−Ｐを送出
した後、図４（ｂ）に示す如く転送許可信号ＡＣＫ−Ｐ
を送出する。このとき、図４（Ｇ）のバーＱ0 信号とＱ
1 信号のアンドバーＱ0 ・Ｑ1 信号は、論理“０”（ロ
ウ・レベル状態）であり、図４（ａ）のバス要求信号Ｂ
Ｒ−Ｐとのノア論理により、システムバス使用要求信号
ＳＢＵＳ ＢＲＥＱ＊は論理“０”（ロウ・レベル状
態）である。ところで、第１マスタ２０は、システムバ
ス制御回路５にて、システムバスの使用が許可される
と、システムバス使用要求信号ＳＢＵＳ ＢＲＥＱ＊の
オンの期間に第１マスタデータ２０ｃの転送を行なう。
【００２０】次に、システムバス制御回路５は、第２マ
スタ３０からのシステムバス使用要求信号ＳＢＵＳ Ｂ
ＲＥＱ＊に対し、バス使用権を与える。これにより、第
２マスタ３０は、前述したと同様に第２マスタデータ３
０ｂの転送を行なう。このようにして、残りの第１マス
タデータ２０ｄ，第２マスタデータ３０ｃの転送を行な
い再び第１マスタデータ２０ａからデータ転送を繰返
す。
スタ３０からのシステムバス使用要求信号ＳＢＵＳ Ｂ
ＲＥＱ＊に対し、バス使用権を与える。これにより、第
２マスタ３０は、前述したと同様に第２マスタデータ３
０ｂの転送を行なう。このようにして、残りの第１マス
タデータ２０ｄ，第２マスタデータ３０ｃの転送を行な
い再び第１マスタデータ２０ａからデータ転送を繰返
す。
【００２１】以上説明した、第１マスタ２０，第２マス
タ３０によるデータ転送例は、図５で示される。なお、
図５は第１マスタ２０，第２マスタ３０による本発明の
データ転送例を示す説明図である。
タ３０によるデータ転送例は、図５で示される。なお、
図５は第１マスタ２０，第２マスタ３０による本発明の
データ転送例を示す説明図である。
【００２２】図５は、上述したように第１マスタ２０が
最初にシステムバス１の使用許可がとれたとき、第１マ
スタデータ２０ａ，２０ｂの転送を連続させ、その後、
第２マスタ３０の第２マスタデータ３０ａの転送、次
に、第１マスタデータ２０ｃ，第２マスタデータ３０ｂ
というようにして、第２マスタ３０の第２マスタデータ
３０ｃまで行ない、再び第１マスタ２０の第１マスタデ
ータ２０ａ，２０ｂの転送のサイクルから始まる様子を
示している。
最初にシステムバス１の使用許可がとれたとき、第１マ
スタデータ２０ａ，２０ｂの転送を連続させ、その後、
第２マスタ３０の第２マスタデータ３０ａの転送、次
に、第１マスタデータ２０ｃ，第２マスタデータ３０ｂ
というようにして、第２マスタ３０の第２マスタデータ
３０ｃまで行ない、再び第１マスタ２０の第１マスタデ
ータ２０ａ，２０ｂの転送のサイクルから始まる様子を
示している。
【００２３】以上のようにすることにより、従来、第１
マスタ２０と第２マスタ３０とのデータ転送比率が１：
１であったものが第１マスタ２０と第２マスタ３０との
データ転送比率が４：３となり、第１マスタ２０の単位
時間当たりのデータ転送量を従来より増やすことができ
る。これにより、従来、データ必要量を転送できず、オ
ーバランエラーとなっていた第１マスタは、単位時間当
たりのデータ転送量が増えたことにより、オーバランエ
ラーの発生を防止することができる。
マスタ２０と第２マスタ３０とのデータ転送比率が１：
１であったものが第１マスタ２０と第２マスタ３０との
データ転送比率が４：３となり、第１マスタ２０の単位
時間当たりのデータ転送量を従来より増やすことができ
る。これにより、従来、データ必要量を転送できず、オ
ーバランエラーとなっていた第１マスタは、単位時間当
たりのデータ転送量が増えたことにより、オーバランエ
ラーの発生を防止することができる。
【００２４】本実施例においては、第１マスタ２０は、
転送サイクルの初めにシステムバス１の使用を許可され
た時に強制的に２回のデータ転送（連続転送）を行なう
方法を示したが本発明は、これに限定されることなく、
第１マスタ２０の要求性能に応じたシステムバス使用要
求制御回路２３を付加することにより、当該第１マスタ
２０と第２マスタ３０との転送比率を変え、第１マスタ
２０の単位時間当たりのデータ転送量を所定の割合に増
加させることができる。しかも、この所定の割合は、シ
ステムバス使用要求制御回路２３内のＲＯＭ２４の書込
みデータ及びＰＡＬ ＩＣ２６の論理を変更する事によ
り、容易に変えることができる。
転送サイクルの初めにシステムバス１の使用を許可され
た時に強制的に２回のデータ転送（連続転送）を行なう
方法を示したが本発明は、これに限定されることなく、
第１マスタ２０の要求性能に応じたシステムバス使用要
求制御回路２３を付加することにより、当該第１マスタ
２０と第２マスタ３０との転送比率を変え、第１マスタ
２０の単位時間当たりのデータ転送量を所定の割合に増
加させることができる。しかも、この所定の割合は、シ
ステムバス使用要求制御回路２３内のＲＯＭ２４の書込
みデータ及びＰＡＬ ＩＣ２６の論理を変更する事によ
り、容易に変えることができる。
【００２５】又、本実施例においては、第１マスタ２０
にシステムバス使用要求制御回路２３を設けているけれ
ども、本発明はこれに限定されることなく、第２マスタ
３０にシステムバス使用要求制御回路を同様に設けて、
第２マスタ３０と第１マスタ２０との転送比率を変え、
第２マスタ３０の単位時間当たりのデータ転送量を所定
の割合に増加させることができる。
にシステムバス使用要求制御回路２３を設けているけれ
ども、本発明はこれに限定されることなく、第２マスタ
３０にシステムバス使用要求制御回路を同様に設けて、
第２マスタ３０と第１マスタ２０との転送比率を変え、
第２マスタ３０の単位時間当たりのデータ転送量を所定
の割合に増加させることができる。
【００２６】又、本実施例においては、２つのマスタに
よるデータ転送について説明したけれども、本発明は、
これに限定されることなく、複数のマスタのデータ転送
についても同様に適用できることは、もちろんである。
よるデータ転送について説明したけれども、本発明は、
これに限定されることなく、複数のマスタのデータ転送
についても同様に適用できることは、もちろんである。
【００２７】
【発明の効果】上述したように、本発明を用いれば、デ
ータ転送を行なうマスタが、システムバス使用要求制御
回路を備えることにより、単位時間当たりのデータ転送
量を従来よりも所定の割合に増やすことができ、従っ
て、従来の如きオーバランエラーを防止することができ
る。しかも、上記所定の割合を容易に変えることができ
るなどの効果を奏する。
ータ転送を行なうマスタが、システムバス使用要求制御
回路を備えることにより、単位時間当たりのデータ転送
量を従来よりも所定の割合に増やすことができ、従っ
て、従来の如きオーバランエラーを防止することができ
る。しかも、上記所定の割合を容易に変えることができ
るなどの効果を奏する。
【図１】本発明によるデータ転送制御方式の一実施例を
示すブロック構成図である。
示すブロック構成図である。
【図２】従来のデータ転送制御方式を示すブロック構成
図である。
図である。
【図３】従来のデータ転送を示す説明図である。
【図４】本発明である第１マスタの動作を説明するタイ
ムチャートである。
ムチャートである。
【図５】本発明のデータ転送を示す説明図である。
１ システムバス ４ メモリ ５ システムバス制御回路 ２０ 第１マスタ ２１ 転送制御回路 ２２ バスインターフェース ２３ システムバス使用要求制御回路 ２４ リード・オンリー・メモリ ２５ カウンタ回路 ２６ プログラマブル・アレイ・ロジックＩＣ ３０ 第２マスタ
Claims (1)
- 【請求項１】 システムバスに複数のマスタとメモリと
システムバス制御回路が接続され、データ転送を行う複
数のマスタがシステムバス制御回路によりシステムバス
の使用許可を得てデータ転送を行うデータ転送制御方式
において、 前記複数のマスタのうち単位時間当たりのデータ転送量
を所定の割合に増加したいマスタに、 前記所定の割合に応じた数値を記憶する記憶回路と、 システムバス使用要求信号をシステムバス制御回路に送
出し、かつ該システムバス制御回路のバス使用許可を得
て、データ転送制御を行う転送制御回路と、 この転送制御回路からの出力と、前記記憶回路に設定し
ておいた数値に基づき、所定のタイミングで前記システ
ムバス使用要求信号を一定時間保持するためのシステム
バス使用要求制御回路とを備えたことを特徴とするデー
タ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30619091A JPH05143529A (ja) | 1991-11-21 | 1991-11-21 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30619091A JPH05143529A (ja) | 1991-11-21 | 1991-11-21 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143529A true JPH05143529A (ja) | 1993-06-11 |
Family
ID=17954100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30619091A Pending JPH05143529A (ja) | 1991-11-21 | 1991-11-21 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031426A (ja) * | 2004-07-16 | 2006-02-02 | Rohm Co Ltd | 共有バス調停システム |
-
1991
- 1991-11-21 JP JP30619091A patent/JPH05143529A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031426A (ja) * | 2004-07-16 | 2006-02-02 | Rohm Co Ltd | 共有バス調停システム |
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