JPH03211654A - データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子計算機等におけるデータ転送制御方式に
関する。

（従来の技術） 第２図は従来のデータ転送制御方式の一例を示すブロッ
ク構成図である。同図において、１はシステムバスであ
って、このシステムバスｌにマスタ（Ａ）２とマスタ（
Ｂ）３とメモリ４とシステムバス制御回路５とが接続さ
れている。ここで、マスタとは能動的に自らバス権要求
を外部のバス権調停回路に出せるもの（例えばＤＭＡコ
ントローラとか、ＣＰＵなと）をいう。

このような構成のもとに、従来、マスタ（Ａ）２とマス
タ（Ｂ）３が共に、常にサイクルスチール転送によりメ
モリアクセスする必要がある場合、先ず、マスタ（Ａ）
２．マスタ（Ｂ）３が夫々システムバス制御回路５にバ
ス使用許可を要求する。次に、システムバス制御回路５
によりシステムバス１の使用が許可された、どちらか一
方のマスタがメモリ４に一度アクセスできる。その一方
のマスタによるメモリアクセスが終了すると、他方のマ
スタが、システムバス制御回路５によりシステムバス１
の使用が許可され、−度メモリアクセスを行なえる。こ
のようにして、マスタ（Ａ）２とマスタ（Ｂ）３のアク
セスを、要求アクセス数になるまで一度ずつ交互に繰返
して行なつ。

このような方法による従来のデータ転送例な第３図に示
す。

第３図においては、マスタ（Ａ）２がシステムバス制御
回路５によりシステムバス１の使用を許可され、データ
転送（ＩＡ）をすると１、次にマスタ（Ｂ）３が、シス
テムバス制御回路５によりシステムバス１の使用が許可
され、データ転送（Ｉ　Ｂ）を行なう。同様にマスタ（
Ｂ）３のデータ転送（ＩＢ）の次にマスタ（Ａ）２のデ
ータ転送（２Ａ）を行なうというように、マスタ（Ａ）
２とマスタ（Ｂ）３が、交互にデータ転送を行なってい
る様子が示されている。

（発明が解決しようとする課題） しかしながら、上述した従来のデータ転送制御方式では
、一方のマスタ、例えばマスタ（Ａ）２が、他方のマス
タ、例えばマスタ（Ｂ）３よりも、単位時間当たりに、
より多くのデータ転送を行なう必要があるシステムの場
合、マスタ（Ａ）２が必要量のデータ転送ができずオー
バランエラーとなる欠点があった。

そこで、本発明の目的は、このような従来の欠点に鑑み
、データ転送を行なうマスタが必要量のデータ転送をす
ることができ、オーバランエラーの発生を防止すること
ができるようにしたデータ転送制御方式を提供すること
にある。

（課題を解決するための手段） 本発明は、システムバスに複数のマスタと、メモリと、
システムバス制御回路が接続され、データ転送を行なう
各マスタがシステムバス制御回路によりシステムバスの
使用許可を得てデータ転送を行なうデータ転送制御方式
において、単位時間当たりのデータ転送量を所定の割合
に増加したいマスタは、システムバス使用要求信号を前
記システムバス制御回路に対し送出し、かつ前記システ
ムバス制御回路のバス使用許可を得て、データ転送制御
を行なう転送制御回路と、この転送制御回路からの出力
に基づき、所定のタイミングで前言己システムパス使用
要求信号を一定期間保持するためのシステムバス使用要
求信号保持回路とを備えてなるものである。

（作用） 本発明では、単位時間当たりのデータ転送量を所定の割
合に増加したいマスタには、システムバス使用要求信号
保持回路が設けられている。このシステムバス使用要求
信号保持回路は、転送制御回路からの出力に基づき、デ
ータ転送サイクルの所定のタイミングで、転送制御回路
の送出するシステムバス使用要求信号を、一定期間保持
することができるので、この一定期間を利用して、単位
時間当たりのデータ転送量を所定の割合【こ増加したい
マスタは、連続してデータ転送を行なうことができる。

従って、データ転送を行なうマスタに、システムバス使
用要求信号保持回路を設！−Ｊたことにより、単位時間
当たりのデータ転送量の割合を従来よりも所定の割合に
増やすことができ、オーバランエラーの発生を防止する
ことカイできる。

（実施例） 次に本発明の実施例につき、図面を用しλて説明する。

第１図は本発明によるデータ転送制御方式の一実施例を
示すブロック構成図である。同図番こおｔ／′１て、第
２図と同一あるいは相当部分（こは同符号を用いている
。

第１図において、マスタ（Ｂ）３は、従来通りに、転送
制御回路６とバスインタフェース７から構成されている
。また、マスタ（Ａ）２’　＆ま、システムバス１に接
続されたバスインタフェース７′　と、このバスインタ
フェース７′に接続された転送制御回路６′と、この転
送制御回路６′力）らリセット信号−Ｎ（Ｎは、リセ・
ント信号が負のときアクティブであることを示す。）、
転送許可信号ＡＣＫ−Ｐ　（Ｐは、転送許可信号ＡＣＫ
が正のときアクティブであることを示す。以下、Ｐは同
様である。）及びバス要求信号ＢＲ−Ｐが供給され、か
つバスインタフェース７にシステムバス使用要求信号５
ＢＵＳ　ＢＲＥＱ本を送出するシステムバス使用要求信
号保持回路８から構成されている。このシステムバス使
用要求信号保持回路８は、データ転送制御回路６′から
の出力に基づき、データ転送サイクルの所定のタイミン
グでシステムバス使用要求信号を一定期間保持するため
の回路であって、このシステムバス使用要求信号保持回
路８は、本発明において付加された回路である。

また、システムバス使用要求信号保持回路８は、ＲＳフ
リップフロップ９．１０とアンド回路１１とノア回路１
２とから構成されている。ここで、ＲＳフリップフロッ
プ９のリセット入力端子百には転送制御回路６′からの
リセット信号−Ｎが供給される。ＲＳフリップフロップ
９のクロック入力端子Ｃには転送制御回路６′からの転
送許可信号ＡＣＫ−Ｐが供給される。ＲＳフリップフロ
ップ９の出力端子ＱはＲＳフリップフロップ１０のクロ
ック入力端子Ｃ及びアンド回路１１の一方の入力端子に
接続されている。ＲＳフリップフロップ９の出力端子口
はセット入力端子Ｓに接続されている。ＲＳフリップフ
ロップ１ｏのリセット入力端子Ｒには、転送制御回路６
′からのリセット信号−Ｎが供給される。ＲＳフリップ
フロップ１ｏの出力端子回はセット入力端子Ｓに接続さ
れている。ＲＳフリップフロップ１ｏの出力端子Ｑはア
ンド回路１１の他方の入力端子に接続されている。アン
ド回路１１の出方端子はノア回路１２の一方の入力端子
に接続されている。ノア回路１２の他方の入力端子には
転送制御回路６′からのバス要求信号ＢＲ−Ｐが供給さ
れる。ノア回路１２の出力端子はバスインタフェース７
′に接続されている。

次に第４図を用いて動作を説明する。

マスタ（Ａ）２’がデータ転送する場合、転送制御回路
６′からの第４図（ａ）に示すようなバス要求信号ＢＲ
−Ｐはシステムバス使用要求信号保持回路８のノア回路
１２を介してバスインタフェース７′に供給される。バ
スインタフェース７′は、システムバス１に第４図（ｆ
）に示すようにシステムバス要求信号５ＢＵＳ　ＢＲＥ
Ｑ傘を送出する。

このシステムバス使用要求信号５ＢＵＳ　ＢＲＥＩＣは
、システムバス１を介してシステムバス制御回路５に供
給される。システムバス制御回路５において、マスタ（
Ａ）２’　によるシステムバス要求が認められると、シ
ステムバス制御回路５からシステムバスｌ、バスインタ
フェース７′を介して転送制御回路６′に転送許可信号
ＡＣＫ−Ｐが供給される。これによりマスタ（Ａ）２’
はシステムバス１の使用が許可されたことになる。そし
て、マスタ（Ａ）２’は、システムバス１の使用許可に
基づきデータ転送（ＩＡ）を行なうが、システムバス使
用要求信号保持回路８によりシステムバス使用要求信号
５ＢＵＳ　ＢＲＥＱ輯ま第４図（ｆ）に示す如く保持さ
れたままとなる。

ここで、システムバスｌの使用許可に基づき、システム
バス使用要求信号保持回路８の出力であるシステムバス
使用要求信号５ＢＵＳ　ＢＲＥＱ＊は第４図（ｆ）に示
す如く保持状態となることを以下に説明する。

即ち、ＲＳフリップフロップ９のリセット入力端子百に
は、リセット信号−Ｎとして論理“１”（Ｈレベル）が
供給され、出力端子ｑの出力（セット入力端子Ｓの入力
）が論理“１”　（Ｈレベル）となっているので、第４
図（ｂ）に示すような転送許可信号ＡＣＫ−Ｐが転送制
御回路６′からＲＳフリップフロップ９のクロック入力
端子Ｃに供給されると、ＲＳフリップフロップ９の出力
端子Ｑの出力は、第４図（Ｃ）に示すように論理“ｌ”
　（Ｈレベル）となり、ＲＳフリップフロップＩＯのク
ロック入力端子Ｃ及びアンド回路１１に供給される。そ
して、ＲＳフリップフロップ１０の出力端子Ｑの出力は
、ＲＳフリップフロップ９と同様にして、第４図（ｄ）
に示すように論理“１“　（Ｈレベル）となり、アンド
回路１１に供給される。従って、アンド回路１１の出力
は、第４図（ｅ）に示す如く論理“ｌ”　（Ｈレベル）
となり、ノア回路１２の出力は論理“Ｏ”（Ｌレベル）
となる、よって、第４図（ａ）のバス要求信号ＢＲ−Ｐ
がオフとなっても、引き続きアンド回路１１の出力に基
づき、ノア回路１２の出力が論理“Ｏ”　（Ｌレベル）
となるので、システムバス使用要求信号５ＢｔｌＳ　８
ＲＥＱ＊は第４図（ｆ）に示す如くＬレベルに保持され
たままとなる。

上記説明から判かるように、システムバス使用要求信号
５ＢＵＳ　ＢＲＥＱ＊が第４図（ｆ）に示す如くバス要
求信号ＢＲ−Ｐがオフした後も保持されたままとなるの
で、マスタ（Ａ）２’はシステムバス１を使用すること
ができ、マスタ（Ａ）２’は、データ転送（ＩＡ）を行
なった後、次のデータ転送（２Ａ）を連続して行なうこ
とができる。マスタ（Ａ）２’からシステムバス使用要
求信号５ＢＵＳＢＲＥＱ参（Ｌレベル）がシステムバス
１に供給されている限り、マスタ（Ｂ）３は、システム
バス１を使用することができない。転送制御回路６′は
、第４図（ａ）に示す如く次のバス要求信号ＢＲ−Ｐを
出力した後、次の転送許可信号ＡＣＫ−Ｐを第４図（ｂ
）に示す如く送出する。

すると、ＲＳフリップフロップ９の出力端子Ｑからの出
力は、第４図（Ｃ）に示す如く論理“１”（Ｈレベル）
から論理”０”　（Ｌレベル）となる。従って、第４図
（ｄ）に示す如＜ＲＳフリップフロップＩＯの出力端子
Ｑの出力は、もとのままとなる。しかし、アンド回路１
１の出力は、第４図（ｅ）に示す如く論理“Ｏ”　（Ｌ
レベル）となるので、ノア回路１２の出力は論理“１”
となり、システムバス使用要求信号５ＢＵＳ　ＢＲＥＱ
本は第４図（ｆ）に示す如くオフ（Ｈレベル）となる。

次に、マスタ（Ａ）２’からのシステムバス使用要求信
号５ＢＵＳ　ＢＲＥＱ４がオフとなると、マスタ（Ｂ）
３からのバス要求信号ＢＲ−Ｐに基づくシステムバス使
用要求信号がシステムバス制御回路５に供給される。す
ると、システムバス制御回路５はマスタ（Ｂ）３に対し
システムバスｌの使用を許可すべく転送許可信号ＡＣＫ
−Ｐをシステムバス１を介して供給する。これにより、
マスタＣＢ）３は従来通りデータ転送（ＩＢ）を行なう
。

この後、マスタ（Ａ）２’の転送制御回路６′より、第
４図（ａ）に示す如くバス要求信号ＢＲ−Ｐが出力され
ると、ノア回路１２の出力は論理“１”　（Ｈレベル）
から論理“０“　（Ｌレベル）になる。即ち、システム
バス使用要求信号５ＢｕＳ　ＢＲＥＱ＊が第４図（ｆ）
Ｇ：１ｍ示す如くオンとなる。そして、システムバス制
御回路５は、マスタ（Ａ）２’からのシステムバス使用
要求を許可すると、転送許可信号ＡＣＫ−Ｐがシステム
バス１、マスタ（Ａ）２’のバスインタフェース７′を
介して転送制御回路６′に供給される。なお、転送制御
回路６′は、第４図（ａ）に示す如くバス要求信号ＢＲ
−Ｐを送出した後、第４図（ｂ）に示す如く転送許可信
号ＡＣＫ−Ｐを送出する。

これにより、ＲＳフリップフロップ９の出力端子Ｑの出
力は、第４図（ｃ）に示す如く反転して論理“１“とな
り、このためＲＳフリップフロップ１０の出力端子Ｑの
出力は、第４図（ｄ）に示す如く反転して論理“０”と
なる。このときアンド回路１１の出力は論理“Ｏ”　（
Ｌレベル）のままであり、ノア回路１２の出力は論理“
０”　（Ｌレベル）である。ところで、マスタ（Ａ）２
’は、システムバス制御回路５にてシステムバス１の使
用を許可されると、マスタ（Ａ）２’は、システムバス
使用要求信号５ＢＩＩＳ　ＢＲＥＱ＊のオンの期間にデ
ータ転送（３Ａ）を行なう。

次に、システムバス制御回路５は、マスタ（Ｂ）３から
のシステムバス使用要求信号５ｓｕｓＢＲＥＱ＊に対し
、バス使用許可を与える。これにより、マスタ（Ｂ）３
は、前述したと同様に、データ転送（２Ｂ）を行なう。

次に、マスタ（Ａ）２’　において、転送制御回路６′
は、第４図（ａ）に示す如くバス要求信号ＢＲ−Ｐをノ
ア回路１２に送出し、ノア回路１２の出力は論理“Ｏ”
　（Ｌレベル）となり、システムバス使用要求信号５Ｂ
ＵＳ　ＢＲＥＱ＊　（Ｌレベル）としてバスインタフェ
ース７′、システムバス１を介してシステムバス制御回
路５に供給される。そして、システムバス制御回路５は
マスタ（Ａ）２’のシステムバス使用要求に対し、シス
テムバス１の使用許可を与える。転送制御回路６′は、
システムバス制御回路５からシステムバス１．バス１ン
タフエース７′を介して供給される転送許可信号を受取
る。マスタ（Ａ）２’は、システムバ２１の使用を許可
されると、マスタ（Ａ）２’　は算４図（ｆ）に示す如
くデータ転送（４Ａ）を待ちう。なお、転送制御回路６
′は、バス要求信号ＢＲ−Ｐの送出後、転送許可信号Ａ
ＣＫ−Ｐを、第４図（ｂ）に示す如く送出する。これに
よりＲＳフリップフロップ９の出力端子Ｑからの８丈は
、第４図（Ｃ）に示す如く論理“１”　（Ｈレベル）か
ら“Ｏ“　（Ｌレベル）に切換わる。ＲＳフリップフロ
ップ１０の出力端子Ｑからの出力及びアンド回路１１の
出力は、第４図（ｄ）及び（ｅ）に示す如く前の状態の
ままである。

次に、システムバス制御回路５はマスタ（Ｂ）３からの
システムバス使用要求信号５ＢＵＳ　８ＲＥＱｓに対し
、バス使用許可を与える。これによりマスタ（Ｂ）３は
、前述したと同様にデータ転送（３Ｂ）を行なう。

以下、前述したと同様に再びデータ転送（ＩＡ）からデ
ータ転送を繰返す。

以上説明した、マスタ（Ａ）２’　、マスタ（Ｂ）３に
よるデータ転送例は第５図で示される６なお、第５図は
、マスタ（Ａ）２’　、マスタ（Ｂ）３による本発明の
データ転送例を示す説明図である。

第５図は、上述したようにマスタ（Ａ）２’が最初にシ
ステムバスｌの使用許可がとれたとき、データ転送（Ｉ
Ａ、２Ａ）と連続させ、その後マスタ（Ｂ）３のデータ
転送（ＩＢ）、次にマスタ（Ａ）２’のデータ転送（３
Ａ）、マスタ（Ｂ）３のデータ転送（２Ｂ）というよう
にして、マスタ（Ｂ）３のデータ転送（３Ｂ）まで行な
い、再びマスタ（Ａ）２’のデータ転送（ＩＡ、２Ａ）
のサイクルから始まる様子を示している。

以上のようにすることにより、従来、マスタ（Ａ）２と
マスタ（Ｂ）３の転送比率が１：１であったものが、マ
スタ（Ａ）２’　とマスタ（Ｂ）３の転送比率が４＝３
となり、マスタ（Ａ）の単位時間当たりのデータ転送量
を従来より増やすことができる。これにより、従来、デ
ータ必要量を転送できず、オーバランエラーとなってい
たマスタ（Ａ）（ここではマスタ（Ａ）２’　）は単位
時間当たりのデータ転送量が増えたことによりオーバラ
ンエラーの発生を防止することができる。

本実施例においては、マスタ（Ａ）２’は、転送サイク
ルの初めに、システムバスｌの使用を許可された時に、
強制的に２回のデータ転送（連続転送）を行なう方法を
示したが、本発明はこれに限定されることなく、マスタ
（Ａ）２’の要求性能に応じたシステムバス使用要求信
号保持回路８を付加することにより、当該マスタ（Ａ）
２’　と他マスタ（Ｂ）３との転送比率を変え、当該マ
スタ（Ａ）２’の単位時間当たりのデータ転送量を所定
の割合に増加させることができる。

また、本実施例においては、マスタ（Ａ）２’にシステ
ムバス使用要求信号保持回路８を設けているけれども、
本発明はこれに限定されることなく、マスタ（Ｂ）３に
システムバス使用要求信号保持回路を同様に設けて、マ
スタ（Ｂ）３と、他マスタ（Ａ）との転送比率を変えマ
スタ（Ｂ）３の単位時間当たりのデータ転送量を所定の
割合に増加させることができる。

また、本実施例においては、２つのマスタ（マスタ（Ａ
）２’　とマスタ（Ｂ）３）によるデータ転送について
説明したけれども、本発明はこれに限定されることなく
、複数のマスタのデータ転送についても同様に適用でき
ることはもちろんである。

（発明の効果） 上述したように本発明を用いれば、データ転送を行なう
マスタが、システムバス使用要求信号保持回路を備久る
ことにより、単位時間当たりのデータ転送量を従来より
も所定の割合に増やすことができ、従って従来の如きオ
ーバランエラーを防止することができるなどの効果を奏
する。

【図面の簡単な説明】

第１図は本発明によるデータ転送制御方式の〜実施例を
示すブロック構成図、第２図は従来のデータ転送制御方
式の一例を示すブロック構成図、第３図は従来のデータ
転送例を示す説明図、第４図は本発明に係るマスタ（Ａ
）２’の動作を説明するタイムチャート、第５図は本発
明によるデータ転送例を示す説明図である。 １・・・システムバス、４・・・メモリ、５・・・シス
テムバス制御回路、 ６．６′・・・転送制御回路、 ７．７′・・・バスインタフェース、 ８・・・システムバス使用要求信号保持回路。

Claims (1)

1. 【特許請求の範囲】 システムバスに複数のマスタと、メモリと、システムバ
   ス制御回路が接続され、データ転送を行なう各マスタが
   システムバス制御回路によりシステムバスの使用許可を
   得てデータ転送を行なうデータ転送制御方式において、 単位時間当たりのデータ転送量を所定の割合に増加した
   いマスタは、 システムバス使用要求信号を前記システムバス制御回路
   に対し送出し、かつ前記システムバス制御回路のバス使
   用許可を得て、データ転送制御を行なう転送制御回路と
   、 この転送制御回路からの出力に基づき、所定のタイミン
   グで前記システムバス使用要求信号を一定期間保持する
   ためのシステムバス使用要求信号保持回路とを備えたこ
   とを特徴とするデータ転送制御方式。