JPH05143752A - 初期設定データ自動読み込み回路 - Google Patents
初期設定データ自動読み込み回路Info
- Publication number
- JPH05143752A JPH05143752A JP3334297A JP33429791A JPH05143752A JP H05143752 A JPH05143752 A JP H05143752A JP 3334297 A JP3334297 A JP 3334297A JP 33429791 A JP33429791 A JP 33429791A JP H05143752 A JPH05143752 A JP H05143752A
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- JP
- Japan
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- output
- signal
- register
- lsi
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- Pending
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Abstract
(57)【要約】
【目的】 内部のレジスタの書き込みにバス方式をとっ
たＬＳＩを、ＣＰＵを有しないシステムでも使用可能と
するための初期設定データ自動読み込み回路を提案する
ことである。 【構成】 システムクロックを取り込むシフトレジスタ
１６の偶数段の出力と奇数段の出力とが、オア回路２
３，２４を介してフリップフロップ２１をセット又はリ
セットする。カウンタ２２はフリップフロップ２１の出
力に対して逆位相の信号を入力する。外部から入力され
るＷＲ信号とフリップフロップ２１の出力とが自動読込
設定信号の状態に応じて選択的にＬＳＩ内のレジスタ２
５に読み込まれる。
たＬＳＩを、ＣＰＵを有しないシステムでも使用可能と
するための初期設定データ自動読み込み回路を提案する
ことである。 【構成】 システムクロックを取り込むシフトレジスタ
１６の偶数段の出力と奇数段の出力とが、オア回路２
３，２４を介してフリップフロップ２１をセット又はリ
セットする。カウンタ２２はフリップフロップ２１の出
力に対して逆位相の信号を入力する。外部から入力され
るＷＲ信号とフリップフロップ２１の出力とが自動読込
設定信号の状態に応じて選択的にＬＳＩ内のレジスタ２
５に読み込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、汎用性を高めるため
に、ＬＳＩ内部のレジスタに、外部から初期データ設定
を行う方式のＬＳＩにおいて、初期設定データを外部か
ら自動的に上記レジスタに読み込む回路に関する。
に、ＬＳＩ内部のレジスタに、外部から初期データ設定
を行う方式のＬＳＩにおいて、初期設定データを外部か
ら自動的に上記レジスタに読み込む回路に関する。
【０００２】
【従来の技術】ＬＳＩにおいて、汎用性を重視する場合
に、ＬＳＩ内部に外部からデータを書き込む記録器（以
後これをレジスタと呼ぶ）を設け、初期設定時にデータ
を書き込み、ＬＳＩを動作させることがある。例えば、
ＬＳＩ内部にタイマ回路があった場合、通常ではタイマ
の設定値はＬＳＩ内部で固定され、外部からは変更でき
ないが、レジスタを設けることにより外部から設定する
ことが可能となる。このような構造にしておけば、シス
テムの変更により設定値が変更となっても、あらたにＬ
ＳＩを作り直さずに対応できる。この場合、より汎用性
を増すためにレジスタを複数持つことが多く、極端な場
合にはＬＳＩの可変できるすべての要素（カウンタ・タ
イマの設定値、シフトレジスタのシフト値等）をレジス
タにより設定する方式とし完全な汎用性を持たせること
もできる。なお、レジスタを複数持つ場合、外部からの
データの設定方法としてレジスタの数だけ外部ピンを設
ける方法があるが、ピン数が非常に多くなり現実性に乏
しくあまり行われていない。一般的には、ＬＳＩにバス
（アドレスバス、データバス）を設け、データの書き込
みを行う方式がとられている。なお、この方式では、Ｌ
ＳＩをＣＰＵを含むシステムで使用することが前提にな
る。図４にレジスタにデータを書き込む場合の構成を示
す。同図において、ＣＰＵ１はバス２を介してＲＯＭ３
からＬＳＩ４への設定データを１個読み込み、バス２を
介してそのデータをＬＳＩ４のレジスタに書き込む。さ
らに次のデータをＲＯＭ３から読み込み、ＬＳＩ４に書
き込む。この操作を繰り返してレジスタへの書き込みを
行うのである。
に、ＬＳＩ内部に外部からデータを書き込む記録器（以
後これをレジスタと呼ぶ）を設け、初期設定時にデータ
を書き込み、ＬＳＩを動作させることがある。例えば、
ＬＳＩ内部にタイマ回路があった場合、通常ではタイマ
の設定値はＬＳＩ内部で固定され、外部からは変更でき
ないが、レジスタを設けることにより外部から設定する
ことが可能となる。このような構造にしておけば、シス
テムの変更により設定値が変更となっても、あらたにＬ
ＳＩを作り直さずに対応できる。この場合、より汎用性
を増すためにレジスタを複数持つことが多く、極端な場
合にはＬＳＩの可変できるすべての要素（カウンタ・タ
イマの設定値、シフトレジスタのシフト値等）をレジス
タにより設定する方式とし完全な汎用性を持たせること
もできる。なお、レジスタを複数持つ場合、外部からの
データの設定方法としてレジスタの数だけ外部ピンを設
ける方法があるが、ピン数が非常に多くなり現実性に乏
しくあまり行われていない。一般的には、ＬＳＩにバス
（アドレスバス、データバス）を設け、データの書き込
みを行う方式がとられている。なお、この方式では、Ｌ
ＳＩをＣＰＵを含むシステムで使用することが前提にな
る。図４にレジスタにデータを書き込む場合の構成を示
す。同図において、ＣＰＵ１はバス２を介してＲＯＭ３
からＬＳＩ４への設定データを１個読み込み、バス２を
介してそのデータをＬＳＩ４のレジスタに書き込む。さ
らに次のデータをＲＯＭ３から読み込み、ＬＳＩ４に書
き込む。この操作を繰り返してレジスタへの書き込みを
行うのである。
【０００３】
【発明が解決しようとする課題】しかし、このようにＬ
ＳＩのレジスタの書き込みにバス方式をとった場合、Ｃ
ＰＵを持たないシステムでは使用できないという欠点が
ある。システムの小型化のために使うべきＬＳＩが、Ｃ
ＰＵを持たない小さなシステムでは使えないという矛盾
が生じる。
ＳＩのレジスタの書き込みにバス方式をとった場合、Ｃ
ＰＵを持たないシステムでは使用できないという欠点が
ある。システムの小型化のために使うべきＬＳＩが、Ｃ
ＰＵを持たない小さなシステムでは使えないという矛盾
が生じる。
【０００４】本発明の目的は、前述のレジスタの書き込
みにバス方式をとったＬＳＩを、ＣＰＵを持たないシス
テムでも使用できるようにすることである。
みにバス方式をとったＬＳＩを、ＣＰＵを持たないシス
テムでも使用できるようにすることである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の初期設定データ自動読み込み回路は、シス
テムクロックを取り込み、複数段出力を有するシフトレ
ジスタと、該シフトレジスタの初段を含む偶数段出力を
入力する第１のオア回路と、上記シフトレジスタの奇数
段出力を入力する第２のオア回路と、上記第１，第２の
回路の出力を夫々セット及びリセット端子に入力するフ
リップフロップと、上記フリップフロップの出力に対し
て逆位相の信号を入力するカウンタと、書き込み、アド
レス、データの各入力ポートを有するＬＳＩ内のレジス
タと、自動読込設定信号の状態に応じて外部から入力さ
れる書き込み信号と上記フリップフロップ出力とを択一
的に上記レジスタの書き込み入力ポートに供給せしめる
第１の信号選択手段と、上記自動読み取り設定信号の状
態に応じて、外部から上記アドレス端子に入力されるア
ドレス信号と上記カウンタ出力とを択一的に上記レジス
タのカウンタ入力ポートに供給せしめるとともに、この
カウンタの出力が選択された際と、この出力を上記アド
レス端子にも供給せしめる第２の信号選択手段と、を備
えたことを要旨とする。
め、本発明の初期設定データ自動読み込み回路は、シス
テムクロックを取り込み、複数段出力を有するシフトレ
ジスタと、該シフトレジスタの初段を含む偶数段出力を
入力する第１のオア回路と、上記シフトレジスタの奇数
段出力を入力する第２のオア回路と、上記第１，第２の
回路の出力を夫々セット及びリセット端子に入力するフ
リップフロップと、上記フリップフロップの出力に対し
て逆位相の信号を入力するカウンタと、書き込み、アド
レス、データの各入力ポートを有するＬＳＩ内のレジス
タと、自動読込設定信号の状態に応じて外部から入力さ
れる書き込み信号と上記フリップフロップ出力とを択一
的に上記レジスタの書き込み入力ポートに供給せしめる
第１の信号選択手段と、上記自動読み取り設定信号の状
態に応じて、外部から上記アドレス端子に入力されるア
ドレス信号と上記カウンタ出力とを択一的に上記レジス
タのカウンタ入力ポートに供給せしめるとともに、この
カウンタの出力が選択された際と、この出力を上記アド
レス端子にも供給せしめる第２の信号選択手段と、を備
えたことを要旨とする。
【０００６】
【作用】ＬＳＩ内部のレジスタに、リセット時に初期設
定データを外部からＣＰＵを使用しなくても、自動的に
読み込ませることができる。
定データを外部からＣＰＵを使用しなくても、自動的に
読み込ませることができる。
【０００７】
【実施例】以下図面に示す本発明の実施例を説明する。
図１は本発明によるＬＳＩ内部のレジスタへのバス方式
による初期設定データ自動読み込み回路の一実施例を示
す。同図において、１０はシステムのクロック入力端
子、１１はリセット入力端子、１２は自動読込設定端
子、１３は書き込み（ＷＲ）信号入力端子、１４はアド
レスバス入出力端子、１５はデータバス入出力端子、１
６，１９，２０はスリーステートバッファー、１７は双
方向バスバッファー、１８はインバータ、２１はセット
・リセット・フリップフロップ、２２はカウンタ、２
３，２４はオア回路、２５はＬＳＩ内部のレジスタ、２
６はシフトレジスタである。
図１は本発明によるＬＳＩ内部のレジスタへのバス方式
による初期設定データ自動読み込み回路の一実施例を示
す。同図において、１０はシステムのクロック入力端
子、１１はリセット入力端子、１２は自動読込設定端
子、１３は書き込み（ＷＲ）信号入力端子、１４はアド
レスバス入出力端子、１５はデータバス入出力端子、１
６，１９，２０はスリーステートバッファー、１７は双
方向バスバッファー、１８はインバータ、２１はセット
・リセット・フリップフロップ、２２はカウンタ、２
３，２４はオア回路、２５はＬＳＩ内部のレジスタ、２
６はシフトレジスタである。
【０００８】なお、本実施例は８ビットデータのレジス
タが４個ある場合の例であり、レジスタの数によりシフ
トレジスタ２６の段数及びオア回路２３，２４の入力端
子数を可変させる必要がある。図１において、端子１０
から１５まではＬＳＩの入出力ピンである。自動読込設
定端子１２は、ＣＰＵがないシステムでＬＳＩを使用す
る場合に“Ｈ”レベルに固定し、ＣＰＵがあるシステム
出力は“Ｌ”レベルに固定する。
タが４個ある場合の例であり、レジスタの数によりシフ
トレジスタ２６の段数及びオア回路２３，２４の入力端
子数を可変させる必要がある。図１において、端子１０
から１５まではＬＳＩの入出力ピンである。自動読込設
定端子１２は、ＣＰＵがないシステムでＬＳＩを使用す
る場合に“Ｈ”レベルに固定し、ＣＰＵがあるシステム
出力は“Ｌ”レベルに固定する。
【０００９】まず、“Ｈレベル”に固定する場合、すな
わちＣＰＵがないシステムの場合から説明する。この場
合、スリーステートバッファー１６が閉じられ、スリー
ステートバッファー１９が開かれる。これによりレジス
タ２５のＷＲポートへの入力はＬＳＩ内部の本回路から
与えられることになる。また、双方向バスバッファー１
７は、ＬＳＩから見て出力方向に制御され、スリーステ
ートバッファー２０が開かれるので、本回路から作られ
るアドレスは、レジスタ２５のアドレスに入力されると
共に、アドレスバス１４から外部に出力される。このア
ドレスバスは、図３に示すように外部ＲＯＭのアドレス
に、データバス１５は外部ＲＯＭのデータにそれぞれ接
続される。信号の流れとしては、最初にリセット端子１
１にリセット信号が入力される。この場合、リセット信
号は端子１０に入力されるシステムクロックと同期して
おり、且つシステムクロックの２周期分の期間“Ｈ”レ
ベルであることが必要である。リセット信号入力により
シフトレジスタ２６の出力Ｑ０からＱ７を、図２に示
す。図１で、２６のシフトレジスタ出力のＱ０，Ｑ２，
Ｑ４，Ｑ６は、４入力オア回路２３の各入力端子へ入力
され、それぞれの出力パルスの立上りでセット・リセッ
ト・フリップフロップ２１をセットする。シフトレジス
タ２６の出力のＱ１，Ｑ３，Ｑ５，Ｑ７は、４入力オア
回路２４の各入力端子へ入力され、それぞれの出力パル
スの立上りでセット・リセット・フリップフロップ２１
をセットする。そして、セット・リセット・フリップフ
ロップ２１の出力は、レジスタ２５のデータ書き込み信
号ＷＲとなり、その波形を図２に示す。また、この書き
込み信号ＷＲを反転した信号は、バイナリカウンタ２２
のＣＬＫ端子に入力され、パルスの立上りでカウンタ２
２がカウントアップされる。このカウンタ２２の出力
は、レジスタ２５のアドレス及びＬＳＩのアドレスバス
１４（外部ピン）に出力される。図３に示すように、Ｌ
ＳＩのアドレスバス１４は、外部ＲＯＭのアドレスバス
に接続されているため、外部ＲＯＭはそのアドレスのデ
ータをデータバス１５に出力する。このデータがＬＳＩ
のデータバスを介して、図１のレジスタ２５へのデータ
として入力される。そして、レジスタ２５のＷＲ信号の
立上りにそのデータが読み込まれる。タイミング的に
は、図２に示すように、カウンタ値が完全に安定したと
ころで、書き込み信号（ＷＲ）が出力される。この時点
では、外部ＲＯＭからのデータも確定しているため、レ
ジスタ２５へのデータの書き込みは確実に行われる。
わちＣＰＵがないシステムの場合から説明する。この場
合、スリーステートバッファー１６が閉じられ、スリー
ステートバッファー１９が開かれる。これによりレジス
タ２５のＷＲポートへの入力はＬＳＩ内部の本回路から
与えられることになる。また、双方向バスバッファー１
７は、ＬＳＩから見て出力方向に制御され、スリーステ
ートバッファー２０が開かれるので、本回路から作られ
るアドレスは、レジスタ２５のアドレスに入力されると
共に、アドレスバス１４から外部に出力される。このア
ドレスバスは、図３に示すように外部ＲＯＭのアドレス
に、データバス１５は外部ＲＯＭのデータにそれぞれ接
続される。信号の流れとしては、最初にリセット端子１
１にリセット信号が入力される。この場合、リセット信
号は端子１０に入力されるシステムクロックと同期して
おり、且つシステムクロックの２周期分の期間“Ｈ”レ
ベルであることが必要である。リセット信号入力により
シフトレジスタ２６の出力Ｑ０からＱ７を、図２に示
す。図１で、２６のシフトレジスタ出力のＱ０，Ｑ２，
Ｑ４，Ｑ６は、４入力オア回路２３の各入力端子へ入力
され、それぞれの出力パルスの立上りでセット・リセッ
ト・フリップフロップ２１をセットする。シフトレジス
タ２６の出力のＱ１，Ｑ３，Ｑ５，Ｑ７は、４入力オア
回路２４の各入力端子へ入力され、それぞれの出力パル
スの立上りでセット・リセット・フリップフロップ２１
をセットする。そして、セット・リセット・フリップフ
ロップ２１の出力は、レジスタ２５のデータ書き込み信
号ＷＲとなり、その波形を図２に示す。また、この書き
込み信号ＷＲを反転した信号は、バイナリカウンタ２２
のＣＬＫ端子に入力され、パルスの立上りでカウンタ２
２がカウントアップされる。このカウンタ２２の出力
は、レジスタ２５のアドレス及びＬＳＩのアドレスバス
１４（外部ピン）に出力される。図３に示すように、Ｌ
ＳＩのアドレスバス１４は、外部ＲＯＭのアドレスバス
に接続されているため、外部ＲＯＭはそのアドレスのデ
ータをデータバス１５に出力する。このデータがＬＳＩ
のデータバスを介して、図１のレジスタ２５へのデータ
として入力される。そして、レジスタ２５のＷＲ信号の
立上りにそのデータが読み込まれる。タイミング的に
は、図２に示すように、カウンタ値が完全に安定したと
ころで、書き込み信号（ＷＲ）が出力される。この時点
では、外部ＲＯＭからのデータも確定しているため、レ
ジスタ２５へのデータの書き込みは確実に行われる。
【００１０】なお、シフトレジスタ２６のＱ７の出力
は、図１のバイナリカウンタ２２のクリア信号としても
使われ、レジスタ２５への書き込みが終了すれば、カウ
ンタ２２をクリアする。また、Ｑ７の出力は、ＬＳＩの
内部回路に対するリセット信号としても使用される。以
上によりＬＳＩの外部からリセット信号が入力されてか
ら、実際にＬＳＩの内部へのリセット信号が出力される
までの間に、レジスタ２５へのデータ書き込みが行われ
ることになる。次に図１の自動読み込み端子１２が
“Ｌ”レベルに固定された場合の説明をする。この場
合、スリーステートバッファー１６が開き、スリーステ
ートバッファー１９，２０が閉じる。また、双方向バッ
ファー１７がＬＳＩから見て入力方向に制御される。こ
の結果、アドレス及びＷＲ信号は図４の場合のようにＣ
ＰＵから与えられることになり、本回路で作られたアド
レス及びＷＲ信号は無視される。なお、ＬＳＩの内部回
路に与えられるリセット信号は、自動読込設定端子１２
が、“Ｈ”レベルに固定された場合と同じタイミングで
出力される。
は、図１のバイナリカウンタ２２のクリア信号としても
使われ、レジスタ２５への書き込みが終了すれば、カウ
ンタ２２をクリアする。また、Ｑ７の出力は、ＬＳＩの
内部回路に対するリセット信号としても使用される。以
上によりＬＳＩの外部からリセット信号が入力されてか
ら、実際にＬＳＩの内部へのリセット信号が出力される
までの間に、レジスタ２５へのデータ書き込みが行われ
ることになる。次に図１の自動読み込み端子１２が
“Ｌ”レベルに固定された場合の説明をする。この場
合、スリーステートバッファー１６が開き、スリーステ
ートバッファー１９，２０が閉じる。また、双方向バッ
ファー１７がＬＳＩから見て入力方向に制御される。こ
の結果、アドレス及びＷＲ信号は図４の場合のようにＣ
ＰＵから与えられることになり、本回路で作られたアド
レス及びＷＲ信号は無視される。なお、ＬＳＩの内部回
路に与えられるリセット信号は、自動読込設定端子１２
が、“Ｈ”レベルに固定された場合と同じタイミングで
出力される。
【００１１】
【発明の効果】以上説明したように本発明によれば、内
部レジスタの書き込みにバス方式をとったＬＳＩを、Ｃ
ＰＵを持たないシステムでも使用できるようになり、シ
ステム小型化に役立つ。
部レジスタの書き込みにバス方式をとったＬＳＩを、Ｃ
ＰＵを持たないシステムでも使用できるようになり、シ
ステム小型化に役立つ。
【図１】本発明の一実施例を示すブロック図である。
【図２】上記実施例の動作説明用のタイミングチャート
である。
である。
【図３】上記実施例の動作説明用のブロック図である。
【図４】従来のＬＳＩ内のレジスタへのバス方式による
初期設定データの読み込み方法の説明図である。
初期設定データの読み込み方法の説明図である。
１０ システムクロック入力端子 １１ リセット入力端子 １２ 自動読込設定端子 １３ ＷＲ信号入力端子 １４ アドレスバス入出力端子 １５ データバス入出力端子 １６，１９，２０ スリーステートバッファー １７ 双方向バスバッファー ２１ セット・リセット・フリップフロップ ２２ バイナリカウンタ ２３，２４ ４入力オア回路 ２５ レジスタ ２６ シフトレジスタ
Claims (1)
- 【請求項１】 システムクロックを取り込み、複数段出
力を有するシフトレジスタと、 該シフトレジスタの初段を含む偶数段出力を入力する第
１のオア回路と、 上記シフトレジスタの奇数段出力を入力する第２のオア
回路と、 上記第１，第２の回路の出力を夫々セット及びリセット
端子に入力するフリップフロップと、 上記フリップフロップの出力に対して逆位相の信号を入
力するカウンタと、書き込み、アドレス、データの各入
力ポートを有するＬＳＩ内のレジスタと、自動読込設定
信号の状態に応じて外部から入力される書き込み信号と
上記フリップフロップ出力とを択一的に上記レジスタの
書き込み入力ポートに供給せしめる第１の信号選択手段
と、 上記自動読込設定信号の状態に応じて、外部から上記ア
ドレス端子に入力されるアドレス信号と上記カウンタ出
力とを択一的に上記レジスタのカウンタ入力ポートに供
給せしめるとともに、このカウンタの出力が選択された
際と、この出力を上記アドレス端子にも供給せしめる第
２の信号選択手段と、 を備えたことを特徴とする初期設定データ自動読み込み
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334297A JPH05143752A (ja) | 1991-11-22 | 1991-11-22 | 初期設定データ自動読み込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334297A JPH05143752A (ja) | 1991-11-22 | 1991-11-22 | 初期設定データ自動読み込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143752A true JPH05143752A (ja) | 1993-06-11 |
Family
ID=18275771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3334297A Pending JPH05143752A (ja) | 1991-11-22 | 1991-11-22 | 初期設定データ自動読み込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143752A (ja) |
-
1991
- 1991-11-22 JP JP3334297A patent/JPH05143752A/ja active Pending
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