JPS63253592A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS63253592A JPS63253592A JP62088001A JP8800187A JPS63253592A JP S63253592 A JPS63253592 A JP S63253592A JP 62088001 A JP62088001 A JP 62088001A JP 8800187 A JP8800187 A JP 8800187A JP S63253592 A JPS63253592 A JP S63253592A
- Authority
- JP
- Japan
- Prior art keywords
- time
- latch
- circuit
- output
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 210000000352 storage cell Anatomy 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に使用される集積回路に関し、特
にレジスタファイル集積回路及びメモリ集積回路の論理
機能に関する。
にレジスタファイル集積回路及びメモリ集積回路の論理
機能に関する。
従来、情報処理装置に使用される集積回路（以下ＩＣと
称す）としては、レジスタファイル及びメモリＩＣがあ
るが、これらのＩＣに於ては書込パルス入力端子での立
上りあるいは立下りに対し、書込データ入力はセットア
ツプ時間だけ前もってその値を確定し、書込パルスの立
上りあるいは立下りからホールド時間の間、その値を保
持することにより書込動作を行なう゛、このセットアツ
プ時間及びホールド時間は、書込パルス入力端子から分
配回路を経て記憶素子の書込パルス入力に至るまでの遅
延時間と、書込データ入力端子から記憶素子のデータ入
力までの遅延時間の差及び記憶素子を構成する素子の動
作速度により決まるものである。
称す）としては、レジスタファイル及びメモリＩＣがあ
るが、これらのＩＣに於ては書込パルス入力端子での立
上りあるいは立下りに対し、書込データ入力はセットア
ツプ時間だけ前もってその値を確定し、書込パルスの立
上りあるいは立下りからホールド時間の間、その値を保
持することにより書込動作を行なう゛、このセットアツ
プ時間及びホールド時間は、書込パルス入力端子から分
配回路を経て記憶素子の書込パルス入力に至るまでの遅
延時間と、書込データ入力端子から記憶素子のデータ入
力までの遅延時間の差及び記憶素子を構成する素子の動
作速度により決まるものである。
従って、セットアツプ時間あるいはホールド時間は、製
造ロットによりその値が数割程度前後することがあり、
この場合そのＩＣは、本来状められた時間規格の限度近
くでの使用は出来ないという欠点がある。
造ロットによりその値が数割程度前後することがあり、
この場合そのＩＣは、本来状められた時間規格の限度近
くでの使用は出来ないという欠点がある。
本発明の目的は、簡単な構成により上記欠点を除去し有
効活用を図ることのできる集積回路を提供することにあ
る。
効活用を図ることのできる集積回路を提供することにあ
る。
本発明の集積回路の構成は、書込パルス信号の分配回路
として遅延時間の異なる複数の分配経路およびそれらの
経路の内の任意の１つを選択的に有効化する為のフリッ
プフロップとを有し、そのフリップフロップはシフトイ
ンでのみセット可能とすることを特徴とする。
として遅延時間の異なる複数の分配経路およびそれらの
経路の内の任意の１つを選択的に有効化する為のフリッ
プフロップとを有し、そのフリップフロップはシフトイ
ンでのみセット可能とすることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のレジスタファイルＩＣの全
体を示すブロック図である。９ビツト×６４ワードの構
成で、書込と読出が独立に行なえる０図中１．２．３は
夫々書込データ、書込アドレス、読出アドレスを受ける
ラッチレジスタである。
体を示すブロック図である。９ビツト×６４ワードの構
成で、書込と読出が独立に行なえる０図中１．２．３は
夫々書込データ、書込アドレス、読出アドレスを受ける
ラッチレジスタである。
４は記憶セルとしてのラッチで９ビツト×６４ワードの
構成である。
構成である。
９は読出アドレスで指定されたワードの出力を選択する
選択回路である。
選択回路である。
７はクロック信号分配回路で２つの経路を有する。その
出力は、書込デークラッチｌ及び書込アドレスラッチ２
の書込パルスとなる。又、記憶セルラッチ４の書込パル
スとしても使用する。
出力は、書込デークラッチｌ及び書込アドレスラッチ２
の書込パルスとなる。又、記憶セルラッチ４の書込パル
スとしても使用する。
８はクロック分配回路７で経路を選択するためのフリッ
プフロップで、シフトパスによってのみセット、リセッ
トされる。従って、本ＩＣを使用している情報処理装置
の初期設定時にシフトパスを用いてセットあるいはリセ
ットされると、以後はその値が保持される。
プフロップで、シフトパスによってのみセット、リセッ
トされる。従って、本ＩＣを使用している情報処理装置
の初期設定時にシフトパスを用いてセットあるいはリセ
ットされると、以後はその値が保持される。
第２図は第１図のクロックの分配回路７の詳細図である
。フリップフロップ８がセットされていれば、クロック
はデー）２０．２１を経て分配されるが、リセットされ
ていれば、デー）２２，２３．２１を経て分配される書
込データラッチ１の１ビツトである１−１のセットアツ
プ時間が規格より大きく出来ていれば、フリップフロッ
プ８をリセットし、またセットアツプ時間が規格より小
さく、ホールド時間が規格より大きく出来ていれば、フ
リップフロップ８をセットして使用すれば良い６ 〔発明の効果〕 以上説明したように本発明は、レジスタファイル及びン
モリ等のＩＣに於て、書込パルスについて入力端子から
記憶素子の入力までの分配回路で遅延時間の異なる複数
通りの経路を設け、その内の１つを選択的に有効化する
手段を設ければ、ＩＣの製造プロセス中の条件の差異に
よりＡＣ特性が変動し、そのＩＣ本来のタイミング規格
を越えていても、上記手段により書込パルス信号の遅延
時間を調整することにより、そのＩＣを有効に使用出来
る効果がある。
。フリップフロップ８がセットされていれば、クロック
はデー）２０．２１を経て分配されるが、リセットされ
ていれば、デー）２２，２３．２１を経て分配される書
込データラッチ１の１ビツトである１−１のセットアツ
プ時間が規格より大きく出来ていれば、フリップフロッ
プ８をリセットし、またセットアツプ時間が規格より小
さく、ホールド時間が規格より大きく出来ていれば、フ
リップフロップ８をセットして使用すれば良い６ 〔発明の効果〕 以上説明したように本発明は、レジスタファイル及びン
モリ等のＩＣに於て、書込パルスについて入力端子から
記憶素子の入力までの分配回路で遅延時間の異なる複数
通りの経路を設け、その内の１つを選択的に有効化する
手段を設ければ、ＩＣの製造プロセス中の条件の差異に
よりＡＣ特性が変動し、そのＩＣ本来のタイミング規格
を越えていても、上記手段により書込パルス信号の遅延
時間を調整することにより、そのＩＣを有効に使用出来
る効果がある。
更に、そのＩＣを複数通りの時間間隔で使用したい場合
にも、容易に対応出来る効果がある。
にも、容易に対応出来る効果がある。
第１図は本発明の一実施例のレジスタファイルＩＣの全
体を示すブロック図、第２図は第１図の主要部を示す図
で、書込パルス信号の分配回路を示す図である。 １・・・書込データラッチ、２・・・書込アドレスラッ
チ、３・・・読出アドレスラッチ、４・・・セルラッチ
（９ビツト×６４７−ド）、５．６・・・デコーダ、７
・・・クロック分配回路、８・・・クロック分配経路指
定フリップフロラ・プ、９・・・読出しデータ選択回路
、１０〜１３．２３・・・中継用ゲート、１４．２０〜
２２．２４・・・ＮＡＮＤゲート。 箔Ｚ 図
体を示すブロック図、第２図は第１図の主要部を示す図
で、書込パルス信号の分配回路を示す図である。 １・・・書込データラッチ、２・・・書込アドレスラッ
チ、３・・・読出アドレスラッチ、４・・・セルラッチ
（９ビツト×６４７−ド）、５．６・・・デコーダ、７
・・・クロック分配回路、８・・・クロック分配経路指
定フリップフロラ・プ、９・・・読出しデータ選択回路
、１０〜１３．２３・・・中継用ゲート、１４．２０〜
２２．２４・・・ＮＡＮＤゲート。 箔Ｚ 図
Claims (1)
- 記憶素子と、該記憶素子の書込パルス入力端子と、該
記憶素子内部のフリップフロップデータのシフトインお
よびシフトアウトを行なうシフトバス手段とを備えた集
積回路であって、前記書込パルスの分配回路としての遅
延時間の異なる複数の経路を具備して前記シフトインに
よつてのみセット／リセットされるフリップフロップの
指示により前記複数の経路の１つを有効化して使用する
ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088001A JPS63253592A (ja) | 1987-04-10 | 1987-04-10 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088001A JPS63253592A (ja) | 1987-04-10 | 1987-04-10 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253592A true JPS63253592A (ja) | 1988-10-20 |
Family
ID=13930543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088001A Pending JPS63253592A (ja) | 1987-04-10 | 1987-04-10 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496419A (ja) * | 1990-08-10 | 1992-03-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の入力バッファ回路 |
| JPH0991956A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 半導体記憶装置 |
-
1987
- 1987-04-10 JP JP62088001A patent/JPS63253592A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496419A (ja) * | 1990-08-10 | 1992-03-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の入力バッファ回路 |
| JPH0991956A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 半導体記憶装置 |
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