JPH05144843A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH05144843A JPH05144843A JP3308832A JP30883291A JPH05144843A JP H05144843 A JPH05144843 A JP H05144843A JP 3308832 A JP3308832 A JP 3308832A JP 30883291 A JP30883291 A JP 30883291A JP H05144843 A JPH05144843 A JP H05144843A
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- JP
- Japan
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- effect transistor
- field effect
- ohmic
- low resistance
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Abstract
(57)【要約】
【目的】ＧaＡs ＭＥＳＦＥＴ、或いはヘテロ接合ＦＥ
Ｔのソース寄生抵抗とドレイン容量を低減し、ドレイン
耐圧を大きくできるデバイス構造を提供する。 【構成】オーミック層３を選択エピタキシャル成長法で
形成する電界効果トランジスタにおいて、ソース側のオ
ーミック層３はチャネル層に隣接して設けられ、ドレイ
ン側のオーミック層３はチャネル層の上に設けられる。 【効果】ソース側のオーミック層はチャネル層に隣接し
て設けることで寄生抵抗を低減し、ドレイン側のオーミ
ック層はチャネル層の上に設けることで容量の低減とド
レイン耐圧の向上を図ることができる。
Ｔのソース寄生抵抗とドレイン容量を低減し、ドレイン
耐圧を大きくできるデバイス構造を提供する。 【構成】オーミック層３を選択エピタキシャル成長法で
形成する電界効果トランジスタにおいて、ソース側のオ
ーミック層３はチャネル層に隣接して設けられ、ドレイ
ン側のオーミック層３はチャネル層の上に設けられる。 【効果】ソース側のオーミック層はチャネル層に隣接し
て設けることで寄生抵抗を低減し、ドレイン側のオーミ
ック層はチャネル層の上に設けることで容量の低減とド
レイン耐圧の向上を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は高性能で信頼性の高い電
界効果型トランジスタの構造に関する。
界効果型トランジスタの構造に関する。
【０００２】
【従来の技術】高濃度の半導体導電層をエピタキシャル
成長法で形成する場合は、イオン打込み法で形成する場
合よりもキャリア濃度を大きくできるので、シート抵抗
を低減することができる。従って、電界効果トランジス
タ(ＦＥＴ)のオーミック層をエピタキシャル成長法で形
成する場合は、イオン打込み法で形成する場合よりもソ
ース寄生抵抗(Ｒs）を小さくでき、ＦＥＴのトランス・
コンダクタンス(ｇm）を大きくすることが可能となる。
成長法で形成する場合は、イオン打込み法で形成する場
合よりもキャリア濃度を大きくできるので、シート抵抗
を低減することができる。従って、電界効果トランジス
タ(ＦＥＴ)のオーミック層をエピタキシャル成長法で形
成する場合は、イオン打込み法で形成する場合よりもソ
ース寄生抵抗(Ｒs）を小さくでき、ＦＥＴのトランス・
コンダクタンス(ｇm）を大きくすることが可能となる。
【０００３】ショットキー接合ゲートＦＥＴのオーミッ
ク層をエピタキシャル成長法で形成する従来例を図３に
示す。図３(ａ)はオーミック層をチャネル層の上に設け
た場合であり、オーミック層はチャネル層に連続成長さ
せた高濃度導電層を加工することで形成するか、或い
は、露出させたチャネル面へ高濃度導電層を選択成長さ
せることによって形成する。
ク層をエピタキシャル成長法で形成する従来例を図３に
示す。図３(ａ)はオーミック層をチャネル層の上に設け
た場合であり、オーミック層はチャネル層に連続成長さ
せた高濃度導電層を加工することで形成するか、或い
は、露出させたチャネル面へ高濃度導電層を選択成長さ
せることによって形成する。
【０００４】図３(ｂ)はオーミック層をチャネル層に隣
接して設け、チャネル層の側面からオーミック層が接続
されるようにした場合である。オーミック層はチャネル
層の横をエッチングして、露出した基板上に高濃度導電
層を選択成長して形成する。製造工程数を減らすため、
どちらの場合でも通常はソース側とドレイン側のオーミ
ック層は同時に形成するが、一般にソース側のオーミッ
ク層の不純物濃度は寄生抵抗の低減のために大きくする
ことが好ましく、ドレイン側はゲート耐圧の確保と寄生
容量の低減のために不純物濃度は抑えることが好まし
い。
接して設け、チャネル層の側面からオーミック層が接続
されるようにした場合である。オーミック層はチャネル
層の横をエッチングして、露出した基板上に高濃度導電
層を選択成長して形成する。製造工程数を減らすため、
どちらの場合でも通常はソース側とドレイン側のオーミ
ック層は同時に形成するが、一般にソース側のオーミッ
ク層の不純物濃度は寄生抵抗の低減のために大きくする
ことが好ましく、ドレイン側はゲート耐圧の確保と寄生
容量の低減のために不純物濃度は抑えることが好まし
い。
【０００５】このため、オーミック層の不純物濃度は寄
生抵抗の低減によるデバイス性能の向上と、デバイスの
信頼性の確保とを考慮して最適値を決定する必要があ
る。
生抵抗の低減によるデバイス性能の向上と、デバイスの
信頼性の確保とを考慮して最適値を決定する必要があ
る。
【０００６】
【発明が解決しようとする課題】通常、チャネル層のシ
ート抵抗は数ｋΩ／ロであり、オーミック層よりも２桁
程度大きいので、ＦＥＴのＲs はチャネル層部分での電
流経路の長さによって支配される。図３(ａ)の構造は、
チャネルにオーミック層を隣接した(ｂ)の構造よりもチ
ャネル層部分での電流経路の長さが大きくなるので、Ｒ
s が大きくなる。従って、図３(ａ)の構造では(ｂ)の構
造よりもＦＥＴ性能が小さくなる問題がある。反面、図
３(ｂ)の構造ではオーミック層の高濃度のドナー不純物
が横方向に拡散して、ゲート容量の増大とゲート耐圧の
低下を招く問題がある。
ート抵抗は数ｋΩ／ロであり、オーミック層よりも２桁
程度大きいので、ＦＥＴのＲs はチャネル層部分での電
流経路の長さによって支配される。図３(ａ)の構造は、
チャネルにオーミック層を隣接した(ｂ)の構造よりもチ
ャネル層部分での電流経路の長さが大きくなるので、Ｒ
s が大きくなる。従って、図３(ａ)の構造では(ｂ)の構
造よりもＦＥＴ性能が小さくなる問題がある。反面、図
３(ｂ)の構造ではオーミック層の高濃度のドナー不純物
が横方向に拡散して、ゲート容量の増大とゲート耐圧の
低下を招く問題がある。
【０００７】本発明の目的は、この問題を解決して高性
能で信頼性の高いデバイス構造を提供することにある。
能で信頼性の高いデバイス構造を提供することにある。
【０００８】
【課題を解決するための手段】デバイスの高性能化を達
成するためには、ソース側のオーミック層はチャネル層
に隣接して設ける方法を採用することで、Ｒsの低減を
図るものである。
成するためには、ソース側のオーミック層はチャネル層
に隣接して設ける方法を採用することで、Ｒsの低減を
図るものである。
【０００９】デバイスの高信頼性を達成するためには、
ドレイン側のオーミック層はチャネル層の上に設ける方
法を採用して、オーミック層からチャネルへの不純物の
横方向拡散を抑えてゲート容量の低減とゲート耐圧の向
上を図る。
ドレイン側のオーミック層はチャネル層の上に設ける方
法を採用して、オーミック層からチャネルへの不純物の
横方向拡散を抑えてゲート容量の低減とゲート耐圧の向
上を図る。
【００１０】
【作用】ソース側のオーミック層はチャネル層の側面か
ら接続をとるため、ゲート電極端からオーミック電極ま
での電流経路を短くでき、寄生抵抗を低減させること
で、ｇm を向上することができる。
ら接続をとるため、ゲート電極端からオーミック電極ま
での電流経路を短くでき、寄生抵抗を低減させること
で、ｇm を向上することができる。
【００１１】ドレイン側のオーミック層はチャネル層の
上に設けることで、オーミック層からチャネル層への不
純物の横方向拡散が抑えられ、ゲート容量の低減とゲー
ト耐圧の向上を図ることができる。
上に設けることで、オーミック層からチャネル層への不
純物の横方向拡散が抑えられ、ゲート容量の低減とゲー
ト耐圧の向上を図ることができる。
【００１２】ソース側とドレイン側のオーミック層は同
一の製造工程で成長させるので、ソース側とドレイン側
のオーミック層の製造工程を分ける必要がなく、製造工
程数の増加を抑えることができる。
一の製造工程で成長させるので、ソース側とドレイン側
のオーミック層の製造工程を分ける必要がなく、製造工
程数の増加を抑えることができる。
【００１３】並列ゲート構造で用いる場合、中央のオー
ミック層はチャネル層の上に設ける構造とすることで、
全部のオーミック層をチャネル層に隣接する構造とする
場合よりも素子面積を小さくすることができる。
ミック層はチャネル層の上に設ける構造とすることで、
全部のオーミック層をチャネル層に隣接する構造とする
場合よりも素子面積を小さくすることができる。
【００１４】
【実施例】（実施例１）本発明によるショットキー接合
ゲートＦＥＴの一実施例をＧaＡs MESFETの場合につい
て図１に示す。図１(ａ)は通常の単ゲート構造の場合の
断面図であり、図１(ｂ)はドレイン電極を中央に配置
し、ソース電極を両端に配置した並列ゲート構造の場合
の断面図である。図１(ｃ)は並列ゲート構造の場合の平
面図を示したものである。ＦＥＴのゲート幅をＷg 、ゲ
ート金属のシート抵抗をρとすると、単ゲート構造の場
合のゲート抵抗は(ρ・Ｗg) であるが、並列ゲート構造
では１／４×(ρ・Ｗg) となり、ゲート抵抗を低減でき
るので良好な高周波特性が得られる。この為、アナログ
回路等の用途では並列ゲート構造、或いは分割ゲート構
造はしばしば用いられる。本発明を並列ゲート構造で用
いた場合は、デバイスの中央がドレイン電極、両端がソ
ース電極となってデバイス構造を左右対称にできる。
又、中央のドレイン側オーミック層３はチャネル層２の
エッチングなしで形成できるので、面積を低減できる。
従って、全部のオーミック層をエッチング領域に形成す
る場合と比較すると、ＦＥＴの素子面積を小さくでき
る。
ゲートＦＥＴの一実施例をＧaＡs MESFETの場合につい
て図１に示す。図１(ａ)は通常の単ゲート構造の場合の
断面図であり、図１(ｂ)はドレイン電極を中央に配置
し、ソース電極を両端に配置した並列ゲート構造の場合
の断面図である。図１(ｃ)は並列ゲート構造の場合の平
面図を示したものである。ＦＥＴのゲート幅をＷg 、ゲ
ート金属のシート抵抗をρとすると、単ゲート構造の場
合のゲート抵抗は(ρ・Ｗg) であるが、並列ゲート構造
では１／４×(ρ・Ｗg) となり、ゲート抵抗を低減でき
るので良好な高周波特性が得られる。この為、アナログ
回路等の用途では並列ゲート構造、或いは分割ゲート構
造はしばしば用いられる。本発明を並列ゲート構造で用
いた場合は、デバイスの中央がドレイン電極、両端がソ
ース電極となってデバイス構造を左右対称にできる。
又、中央のドレイン側オーミック層３はチャネル層２の
エッチングなしで形成できるので、面積を低減できる。
従って、全部のオーミック層をエッチング領域に形成す
る場合と比較すると、ＦＥＴの素子面積を小さくでき
る。
【００１５】図２に図１(ｂ)の場合の製造工程を示す。
【００１６】(ａ)半絶縁性ＧaＡs基板１にＳiＯ2膜１０
を被着し、イオン打込みを行うことで動作層２を形成す
る。イオン打込みはＳiＯ2膜１０を貫通させて行うこと
でイオンの投影飛程を小さくでき、動作層２を薄層化で
きる。動作層２の部分でＳiＯ2膜１０を除去した後、ゲ
ート金属としてＷＳiXを３００ｎｍ被着し、加工してゲ
ート電極５を形成する。この後、プラズマＣＶＤ（化学
気相堆積）法でＳiＯ2膜１０′を２００ｎｍ被覆する。
を被着し、イオン打込みを行うことで動作層２を形成す
る。イオン打込みはＳiＯ2膜１０を貫通させて行うこと
でイオンの投影飛程を小さくでき、動作層２を薄層化で
きる。動作層２の部分でＳiＯ2膜１０を除去した後、ゲ
ート金属としてＷＳiXを３００ｎｍ被着し、加工してゲ
ート電極５を形成する。この後、プラズマＣＶＤ（化学
気相堆積）法でＳiＯ2膜１０′を２００ｎｍ被覆する。
【００１７】(ｂ)ＳiＯ2膜１０′を垂直ドライエッチン
グで１７０ｎｍ削り、ゲート電極の横にＳiＯ2側壁を形
成する。
グで１７０ｎｍ削り、ゲート電極の横にＳiＯ2側壁を形
成する。
【００１８】(ｃ)ソース側のオーミック層形成領域以外
の領域にレジスト膜１２を塗布し、レジスト膜１２をマ
スクにしてＧaＡs基板１をマイクロ波プラズマエッチで
削ることで、ソース側の動作層１の側面を露出させる。
の領域にレジスト膜１２を塗布し、レジスト膜１２をマ
スクにしてＧaＡs基板１をマイクロ波プラズマエッチで
削ることで、ソース側の動作層１の側面を露出させる。
【００１９】(ｄ)レジスト膜１２を除去した後、１／１
００に希釈したフッ酸溶液でＳiＯ2膜１０′を除去して
ドレイン側のオーミック層形成領域を露出させた後、MO
CVD（有機金属化学気相堆積)法でｎ+-ＧaＡs層(３×１
０18／cm3)を３００ｎｍ選択成長してオーミック層３を
形成する。
００に希釈したフッ酸溶液でＳiＯ2膜１０′を除去して
ドレイン側のオーミック層形成領域を露出させた後、MO
CVD（有機金属化学気相堆積)法でｎ+-ＧaＡs層(３×１
０18／cm3)を３００ｎｍ選択成長してオーミック層３を
形成する。
【００２０】(ｅ)層間絶縁膜１１を被覆した後、オーミ
ック電極形成領域で層間絶縁膜１１を除去して、リフト
オフ法でオーミック電極(ＡuＧe／Ｎi）６，７を形成
し、配線を施すことで本発明は完成する。
ック電極形成領域で層間絶縁膜１１を除去して、リフト
オフ法でオーミック電極(ＡuＧe／Ｎi）６，７を形成
し、配線を施すことで本発明は完成する。
【００２１】寄生抵抗を下げる為、ゲート電極５をマス
クとしてイオン打込みを行い、動作層２とオーミック層
３との間に動作層２よりもキャリア濃度が大きい他の導
電層を設けることは可能であり、又、このイオン打込み
による導電層はＳiＯ2側壁をマスクにして形成してもよ
い。このイオン打込みによる導電層はソース側，ドレイ
ン側の片側にのみ設けることも可能である。
クとしてイオン打込みを行い、動作層２とオーミック層
３との間に動作層２よりもキャリア濃度が大きい他の導
電層を設けることは可能であり、又、このイオン打込み
による導電層はＳiＯ2側壁をマスクにして形成してもよ
い。このイオン打込みによる導電層はソース側，ドレイ
ン側の片側にのみ設けることも可能である。
【００２２】本実施例ではドレイン側のオーミック層を
動作層の上に形成する構造を用いたが、ソース側のオー
ミック層を動作層の上に形成する構造とすることで基板
方向への不純物拡散を抑え、短チャネル効果の抑制を図
ることも可能である。
動作層の上に形成する構造を用いたが、ソース側のオー
ミック層を動作層の上に形成する構造とすることで基板
方向への不純物拡散を抑え、短チャネル効果の抑制を図
ることも可能である。
【００２３】本実施例ではゲート電極５はＷＳiXを用い
たが、Ｔi／Ｐt／Ａu 等の他の金属材料を用いることは
可能である。又、オーミック層３にはｎ+-ＧaＡs層を用
いたが、ｎ+-ＩnXＧa1-XＡs 層やｎ+-ＩnＡs層、或いは
ｎ+-Ｇe 層やｎ+-ＩnXＧa1-XＡs傾斜組成層を用いて ノ
ン・アロイオーミック層とすることも可能である。
たが、Ｔi／Ｐt／Ａu 等の他の金属材料を用いることは
可能である。又、オーミック層３にはｎ+-ＧaＡs層を用
いたが、ｎ+-ＩnXＧa1-XＡs 層やｎ+-ＩnＡs層、或いは
ｎ+-Ｇe 層やｎ+-ＩnXＧa1-XＡs傾斜組成層を用いて ノ
ン・アロイオーミック層とすることも可能である。
【００２４】又、不純物濃度の異なる複数の半導体層や
変調ドープ層、或いは材料や組成の異なる複数の半導体
層を用いてオーミック層３を形成することも可能であ
る。
変調ドープ層、或いは材料や組成の異なる複数の半導体
層を用いてオーミック層３を形成することも可能であ
る。
【００２５】本実施例はＧaＡs ＭＥＳＦＥＴの場合に
ついて示したが、ＩnＧaＡs 等の他の化合物半導体材料
を用いることは可能であり、又、ＳiやＧeを用いること
も可能である。
ついて示したが、ＩnＧaＡs 等の他の化合物半導体材料
を用いることは可能であり、又、ＳiやＧeを用いること
も可能である。
【００２６】（実施例２）本発明をヘテロ接合型ＭＥＳ
ＦＥＴに適用した場合の一実施例を図４に示す。ｎ-Ｇa
Ａs 動作層２とゲート電極５との間に、動作層よりもバ
ンドギャップが大きい他の半導体材料からなる緩衝層を
設けてヘテロ接合とすることでショットキー障壁を高く
することができる。ショットキー障壁が高くなれば、デ
バイスの論理振幅を大きくでき、ゲート電極からの漏れ
電流が減少して消費電力を低減できるので、デバイス性
能が向上する。
ＦＥＴに適用した場合の一実施例を図４に示す。ｎ-Ｇa
Ａs 動作層２とゲート電極５との間に、動作層よりもバ
ンドギャップが大きい他の半導体材料からなる緩衝層を
設けてヘテロ接合とすることでショットキー障壁を高く
することができる。ショットキー障壁が高くなれば、デ
バイスの論理振幅を大きくでき、ゲート電極からの漏れ
電流が減少して消費電力を低減できるので、デバイス性
能が向上する。
【００２７】図４ではｎ-ＧaＡs動作層(３×１０18／cm
3，１５ｎｍ)２の上にun-ＡlXＧa1-XＡs緩衝層(１０ｎ
ｍ)４を設けた場合について示すが、ゲート電極５にＷ
ＳiXを用いた場合のショットキー障壁高さは、緩衝層を
用いることで約０.３Ｖ 向上できる。
3，１５ｎｍ)２の上にun-ＡlXＧa1-XＡs緩衝層(１０ｎ
ｍ)４を設けた場合について示すが、ゲート電極５にＷ
ＳiXを用いた場合のショットキー障壁高さは、緩衝層を
用いることで約０.３Ｖ 向上できる。
【００２８】本実施例では、ドレイン側のオーミック層
は動作層２の上に成長させたが、ヘテロ緩衝層４の上に
成長させてオーミック層からの不純物拡散の抑制を図る
ことも可能である。
は動作層２の上に成長させたが、ヘテロ緩衝層４の上に
成長させてオーミック層からの不純物拡散の抑制を図る
ことも可能である。
【００２９】又、図４では動作層２をアンドープの Ｉn
ＧaＡs層で形成し、緩衝層４にｎ型のＩnＡlＡs 層を電
子供給層として用いることで歪超格子構造のＭＯＤＦＥ
Ｔ(Modulation Doped FET)とすることもできる。
ＧaＡs層で形成し、緩衝層４にｎ型のＩnＡlＡs 層を電
子供給層として用いることで歪超格子構造のＭＯＤＦＥ
Ｔ(Modulation Doped FET)とすることもできる。
【００３０】本実施例では、ＧaＡs／ＡlXＧa1ーXＡs 系
のヘテロ接合型ＦＥＴで説明したが、ヘテロ接合に他の
化合物半導体材料の組み合わせを用いることは可能であ
り、又、Ｓi／ＳiＧe やＳiＣ／Ｓi、或いはアモルファ
スＳi／結晶Ｓi、等のヘテロ接合型ＦＥＴに本発明の構
造を適用することもできる。
のヘテロ接合型ＦＥＴで説明したが、ヘテロ接合に他の
化合物半導体材料の組み合わせを用いることは可能であ
り、又、Ｓi／ＳiＧe やＳiＣ／Ｓi、或いはアモルファ
スＳi／結晶Ｓi、等のヘテロ接合型ＦＥＴに本発明の構
造を適用することもできる。
【００３１】図５にＥ／Ｄ(Enhancement型／Depletion
型)構成のインバータ回路を形成した場合の一実施例を
示す。駆動用には図４に示した本発明のＦＥＴを用い、
負荷用にはゲート電極５とヘテロ接合緩衝層４との間に
アンドープＧaＡsの緩衝層４′を設けて閾値電圧をマイ
ナス側にずらした構造のＦＥＴを用いる。負荷用ＦＥＴ
のソース側のオーミック層と駆動用ＦＥＴのドレイン側
のオーミック層とを兼用させる為、負荷用ＦＥＴのオー
ミック層はソース側もドレイン側も動作層２の上に設け
る方式を用いたが、ドレイン側のオーミック層は動作層
２に隣接させる方式を用いることで寄生抵抗を減らすこ
とも可能である。
型)構成のインバータ回路を形成した場合の一実施例を
示す。駆動用には図４に示した本発明のＦＥＴを用い、
負荷用にはゲート電極５とヘテロ接合緩衝層４との間に
アンドープＧaＡsの緩衝層４′を設けて閾値電圧をマイ
ナス側にずらした構造のＦＥＴを用いる。負荷用ＦＥＴ
のソース側のオーミック層と駆動用ＦＥＴのドレイン側
のオーミック層とを兼用させる為、負荷用ＦＥＴのオー
ミック層はソース側もドレイン側も動作層２の上に設け
る方式を用いたが、ドレイン側のオーミック層は動作層
２に隣接させる方式を用いることで寄生抵抗を減らすこ
とも可能である。
【００３２】（実施例３）電界効果トランジスタのオー
ミック層は不純物濃度が高濃度である為、不純物が基板
中に拡散して裏面方向への洩れ電流を増大させ、２次元
効果（短チャネル効果等）を悪化させる問題がある。こ
の問題を解決する為には、オーミック層の下にＨ，Ｂ，
Ｏ等のイオン種を打込んで電子捕獲準位を発生させ、基
板を部分的に高抵抗化する方法が知られているが、オー
ミック層をイオン打込み法で形成するデバイスでは、オ
ーミック層の中にアイソレーションイオン種が残留して
オーミック層の低抵抗化を妨げられる問題がある。しか
し、オーミック層を選択成長法で形成する方式では高抵
抗層の上にオーミック層を成長させる為、オーミック層
の中にアイソレーションイオン種が含有される問題はな
い。
ミック層は不純物濃度が高濃度である為、不純物が基板
中に拡散して裏面方向への洩れ電流を増大させ、２次元
効果（短チャネル効果等）を悪化させる問題がある。こ
の問題を解決する為には、オーミック層の下にＨ，Ｂ，
Ｏ等のイオン種を打込んで電子捕獲準位を発生させ、基
板を部分的に高抵抗化する方法が知られているが、オー
ミック層をイオン打込み法で形成するデバイスでは、オ
ーミック層の中にアイソレーションイオン種が残留して
オーミック層の低抵抗化を妨げられる問題がある。しか
し、オーミック層を選択成長法で形成する方式では高抵
抗層の上にオーミック層を成長させる為、オーミック層
の中にアイソレーションイオン種が含有される問題はな
い。
【００３３】オーミック層の下に高抵抗層を形成した場
合の一実施例を図６に示す。本実施例では、ソース側オ
ーミック層形成領域の下をイオン打込みで高抵抗化した
場合について示すが、アイソレーション性を高める為に
ドレイン側オーミック層の下にも高抵抗層を設けること
は可能である。
合の一実施例を図６に示す。本実施例では、ソース側オ
ーミック層形成領域の下をイオン打込みで高抵抗化した
場合について示すが、アイソレーション性を高める為に
ドレイン側オーミック層の下にも高抵抗層を設けること
は可能である。
【００３４】（実施例４）本発明のデバイス構造はＭＩ
ＳＦＥＴ(Metal Insulator SemiconductorFET）、或
いはＪＦＥＴ(Junction FET)、ＨＥＭＴ(High Electr
on MobilityTransistor) でも適用可能であり、その一
実施例としてＧaＡsのＪＦＥＴを駆動用に使用してイン
バータ回路を構成した場合を図７に示す。
ＳＦＥＴ(Metal Insulator SemiconductorFET）、或
いはＪＦＥＴ(Junction FET)、ＨＥＭＴ(High Electr
on MobilityTransistor) でも適用可能であり、その一
実施例としてＧaＡsのＪＦＥＴを駆動用に使用してイン
バータ回路を構成した場合を図７に示す。
【００３５】ｎ-ＧaＡs 動作層２の上にｐ+-ＧaＡs層９
をゲートとして形成し、ソース側のオーミック層６は動
作層２の側面から接続し、ドレイン側のオーミック層７
は動作層２の上面から接続する。負荷用ＦＥＴは閾値電
圧を駆動用よりマイナス側にする必要があるため、動作
層２の上に絶縁膜(Ｓi3Ｎ4) １４を設けてMISFET構造と
した。負荷用ＦＥＴは閾値電圧ばらつきの設計余裕を大
きくできるため、動作層２と絶縁膜１４との間の界面準
位の影響は大きな問題となることはない。
をゲートとして形成し、ソース側のオーミック層６は動
作層２の側面から接続し、ドレイン側のオーミック層７
は動作層２の上面から接続する。負荷用ＦＥＴは閾値電
圧を駆動用よりマイナス側にする必要があるため、動作
層２の上に絶縁膜(Ｓi3Ｎ4) １４を設けてMISFET構造と
した。負荷用ＦＥＴは閾値電圧ばらつきの設計余裕を大
きくできるため、動作層２と絶縁膜１４との間の界面準
位の影響は大きな問題となることはない。
【００３６】駆動用ＦＥＴには本発明のデバイス構造を
用いたが、負荷用ＦＥＴにはソース電極を駆動用ＦＥＴ
のドレイン電極と兼用させるためにソース側とドレイン
側の両方共チャネル層２の上から選択成長法で形成する
方式を用いた。
用いたが、負荷用ＦＥＴにはソース電極を駆動用ＦＥＴ
のドレイン電極と兼用させるためにソース側とドレイン
側の両方共チャネル層２の上から選択成長法で形成する
方式を用いた。
【００３７】
【発明の効果】本発明によって高性能で信頼性の高いシ
ョットキー接合ゲート電界効果トランジスタを得ること
ができる効果がある。
ョットキー接合ゲート電界効果トランジスタを得ること
ができる効果がある。
【図１】本発明の電界効果型トランジスタの一実施例を
示し、(ａ)は単ゲート構造の場合の断面図、(ｂ)は並列
ゲート構造の場合の断面図。(ｃ)は(ｂ)の平面図。
示し、(ａ)は単ゲート構造の場合の断面図、(ｂ)は並列
ゲート構造の場合の断面図。(ｃ)は(ｂ)の平面図。
【図２】図１(ｂ)の製造工程の説明図。
【図３】従来のデバイス構造であり、(ａ)はオーミック
層を能動層の上に設けた場合、(ｂ)はオーミック層を能
動層に隣接して設けた場合の断面図。
層を能動層の上に設けた場合、(ｂ)はオーミック層を能
動層に隣接して設けた場合の断面図。
【図４】本発明の他の実施例として、ヘテロ接合型ＦＥ
Ｔの場合について示した説明図。
Ｔの場合について示した説明図。
【図５】Ｅ／Ｄ構成のインバータ回路を構成した場合の
一実施例の断面図。
一実施例の断面図。
【図６】ソース側のオーミック層の下を、アイソレーシ
ョンイオン種の打込みで絶縁化した場合の一実施例の断
面図。
ョンイオン種の打込みで絶縁化した場合の一実施例の断
面図。
【図７】ＪＦＥＴのインバータ回路を構成した場合の一
実施例の断面図。
実施例の断面図。
１…半導体基板、又は緩衝層、２…動作層(ｎ-ＧaＡs)
、３…オーミック層(ｎ+-ＧaＡs)、４…ヘテロ接合緩
衝層(un-ＡlXＧa1ーXＡs)、４′…緩衝層(un-ＧaＡs) 、
５…ゲート電極(ＷＳiX)、６…ソース電極(ＡuＧe)、７
…ドレイン電極(ＡuＧe)、８…低抵抗金属(Ａu、或いは
Ａl)、９…半導体導電層(ｐ+-ＧaＡs)、１０，１０′…
絶縁膜(ＳiＯ2)、１１…層間絶縁膜(ＳiＯ2／ＰＳＧ)、
１２…有機塗布膜、１３…高抵抗層、１４…絶縁膜(Ｓi
3Ｎ4)。
、３…オーミック層(ｎ+-ＧaＡs)、４…ヘテロ接合緩
衝層(un-ＡlXＧa1ーXＡs)、４′…緩衝層(un-ＧaＡs) 、
５…ゲート電極(ＷＳiX)、６…ソース電極(ＡuＧe)、７
…ドレイン電極(ＡuＧe)、８…低抵抗金属(Ａu、或いは
Ａl)、９…半導体導電層(ｐ+-ＧaＡs)、１０，１０′…
絶縁膜(ＳiＯ2)、１１…層間絶縁膜(ＳiＯ2／ＰＳＧ)、
１２…有機塗布膜、１３…高抵抗層、１４…絶縁膜(Ｓi
3Ｎ4)。
フロントページの続き (72)発明者 松本 秀俊 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】動作層とオーミック電極との間に選択成長
法で形成する低抵抗層をもったショットキー接合ゲート
電界効果トランジスタにおいて、動作層の両端の前記低
抵抗層の一方は動作層の側面から接続を設け、且つ他方
は前記動作層の上面から接続を設けるように構成するこ
とを特徴とする電界効果トランジスタ。 - 【請求項２】請求項１において、前記動作層とゲート電
極との間に前記動作層を構成する半導体材料よりもバン
ドギャップの大きい他の半導体材料からなる緩衝層、又
は電子供給層を設ける場合の電界効果トランジスタ。 - 【請求項３】請求項１において、前記動作層とゲート電
極との間に前記動作層と反対の導電型の半導体層、或い
は、絶縁体層を設ける場合の電界効果トランジスタ。 - 【請求項４】請求項１，２、又は３において、電界効果
トランジスタの動作層の両端に設けた前記低抵抗層の一
方、或いは両方と前記動作層との間に前記低抵抗層と同
じ導電型をもつ他の導電層を設ける場合の電界効果トラ
ンジスタ。 - 【請求項５】請求項１，２，３、又は４において、前記
低抵抗層に前記動作層と異なる半導体材料を用いる場
合、或いは複数の半導体材料からなる複合層を用いる場
合、或いは、傾斜組成層を用いる場合の電界効果トラン
ジスタ。 - 【請求項６】請求項１，２，３，４、又は５において、
前記低抵抗層は同一の材料でキャリア濃度が異なる複数
層で構成される場合、或いは変調ドープ層で構成される
場合の電界効果トランジスタ。 - 【請求項７】請求項１，２，３，４，５、又は６におい
て、前記低抵抗層の下にイオン打込みで形成する高抵抗
層を設ける場合の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308832A JPH05144843A (ja) | 1991-11-25 | 1991-11-25 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308832A JPH05144843A (ja) | 1991-11-25 | 1991-11-25 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144843A true JPH05144843A (ja) | 1993-06-11 |
Family
ID=17985836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308832A Withdrawn JPH05144843A (ja) | 1991-11-25 | 1991-11-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144843A (ja) |
-
1991
- 1991-11-25 JP JP3308832A patent/JPH05144843A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |