JPH06163602A - 高電子移動度トランジスタ及びその製造方法 - Google Patents
高電子移動度トランジスタ及びその製造方法Info
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- JPH06163602A JPH06163602A JP5191237A JP19123793A JPH06163602A JP H06163602 A JPH06163602 A JP H06163602A JP 5191237 A JP5191237 A JP 5191237A JP 19123793 A JP19123793 A JP 19123793A JP H06163602 A JPH06163602 A JP H06163602A
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- electron mobility
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- high electron
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 漏れ電流及びバックゲート効果を防止でき、
有効ゲート長さの減少及びＤＸセンターを防止できる高
電子移動度とトランジスタ及びその製造方法を提供する
こと。 【構成】 半絶縁性化合物による半導体基板２０と、こ
の半導体基板に＜１１０＞結晶方向と所定の角度を持っ
てストライプ形態で形成された絶縁膜２１と、この絶縁
膜上に形成され三角形の空隙２３が内部に形成されてい
る第１半導体層２２と、この第１半導体層上に形成され
た第２半導体層２４と、この第２半導体層上に形成され
たゲート電極２８と、このゲート電極を間に置き前記第
２半導体層上に形成された第３半導体層２５と、この第
３半導体層上に形成されたソース，ドレイン電極２６，
２７とを含む構成。
有効ゲート長さの減少及びＤＸセンターを防止できる高
電子移動度とトランジスタ及びその製造方法を提供する
こと。 【構成】 半絶縁性化合物による半導体基板２０と、こ
の半導体基板に＜１１０＞結晶方向と所定の角度を持っ
てストライプ形態で形成された絶縁膜２１と、この絶縁
膜上に形成され三角形の空隙２３が内部に形成されてい
る第１半導体層２２と、この第１半導体層上に形成され
た第２半導体層２４と、この第２半導体層上に形成され
たゲート電極２８と、このゲート電極を間に置き前記第
２半導体層上に形成された第３半導体層２５と、この第
３半導体層上に形成されたソース，ドレイン電極２６，
２７とを含む構成。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体装置の
高電子移動度トランジスタ（以下、ＨＥＭＴともいう）
及びその製造方法に関し、さらに詳しくは、選択的ＭＯ
ＣＶＤで空隙を形成し、電子供給層にセレンＳｅをドー
ピングすることにより高速で動作できる高電子移動度ト
ランジスタ及びその製造方法に関する。
高電子移動度トランジスタ（以下、ＨＥＭＴともいう）
及びその製造方法に関し、さらに詳しくは、選択的ＭＯ
ＣＶＤで空隙を形成し、電子供給層にセレンＳｅをドー
ピングすることにより高速で動作できる高電子移動度ト
ランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近頃、新しい半導体製造技術及び回路設
計などと共にＧａＡｓ工程技術が発達してシリコンＳｉ
に次ぐＧａＡｓのＩＣ技術が可能になった。
計などと共にＧａＡｓ工程技術が発達してシリコンＳｉ
に次ぐＧａＡｓのＩＣ技術が可能になった。
【０００３】情報通信技術が急激に発展することによ
り、超高速コンピューター，超高周波及び光通信分野か
ら高性能の半導体デバイスが要求され、既存のシリコン
Ｓｉを用いた素子では、このような必要性を満足させる
のには限度があるため、物質特性が優れている化合物半
導体に関する研究が活発に進んでいる。
り、超高速コンピューター，超高周波及び光通信分野か
ら高性能の半導体デバイスが要求され、既存のシリコン
Ｓｉを用いた素子では、このような必要性を満足させる
のには限度があるため、物質特性が優れている化合物半
導体に関する研究が活発に進んでいる。
【０００４】前記化合物半導体中のＧａＡｓは、Ｓｉに
比べて次に提示される固有の三種の長所を有している。
すなわち、電子移動度が大きいため、与えられたデバ
イス構造における直列抵抗が減少されること、与えら
れた電界におけるドリフトの速度が大きいのでデバイス
の速度が向上すること、ＧａＡｓは格子常数が整合さ
れた半絶縁性の半導体基板で作ることができること、と
いう長所を有している。したがって、このようなＧａＡ
ｓの優れた物質特性を用いて、種々の種類の素子、例え
ば、金属−半導体電界効果トランジスタ（以下ＭＥＳＦ
ＥＴという），異種接合バイポーラトランジスタ（以下
ＨＢＴという），高電子移動度トランジスタ（以下ＨＥ
ＭＴという）等がが開発されている。
比べて次に提示される固有の三種の長所を有している。
すなわち、電子移動度が大きいため、与えられたデバ
イス構造における直列抵抗が減少されること、与えら
れた電界におけるドリフトの速度が大きいのでデバイス
の速度が向上すること、ＧａＡｓは格子常数が整合さ
れた半絶縁性の半導体基板で作ることができること、と
いう長所を有している。したがって、このようなＧａＡ
ｓの優れた物質特性を用いて、種々の種類の素子、例え
ば、金属−半導体電界効果トランジスタ（以下ＭＥＳＦ
ＥＴという），異種接合バイポーラトランジスタ（以下
ＨＢＴという），高電子移動度トランジスタ（以下ＨＥ
ＭＴという）等がが開発されている。
【０００５】上記に例示されたデバイスの中でこの発明
は、ＨＥＭＴに関するもので、ＧａＡｓ／ｎ−ＡｌＧａ
Ａｓの異種接合を用いた電界効果トランジスタ（以下Ｆ
ＥＴという）の一種である。すなわち、電子が移動する
ＧａＡｓ層と、電子を供給するＡｌＧａＡｓ層を異種接
合することにより空間的な分離をし、電子，ドナー不純
物により散乱されることを減らして電子移動度を増大さ
せ、高速性を向上させたトランジスタである。
は、ＨＥＭＴに関するもので、ＧａＡｓ／ｎ−ＡｌＧａ
Ａｓの異種接合を用いた電界効果トランジスタ（以下Ｆ
ＥＴという）の一種である。すなわち、電子が移動する
ＧａＡｓ層と、電子を供給するＡｌＧａＡｓ層を異種接
合することにより空間的な分離をし、電子，ドナー不純
物により散乱されることを減らして電子移動度を増大さ
せ、高速性を向上させたトランジスタである。
【０００６】図３は、従来の一般的なＨＥＭＴの垂直断
面図である。この図３に示すごとく、半絶縁性のＧａＡ
ｓ基板１０上に、不純物がドーピングされないＧａＡｓ
層１２、不純物がドーピングされないＧａＡｓ層１３、
及びｎ型のＡｌx Ｇａ1-x Ａｓ層１４（ｘはＡｌ濃度を
示し、通常のＨＥＭＴでは０．３程度である。以下ｘを
省略しｎ型のＡｌＧａＡｓ層と記載する）が順次的に形
成された構造となっている。前記不純物がドーピングさ
れないＧａＡｓ層１２及び不純物がドーピングされない
ＧａＡｓ層１３は、それぞれバッファ層及び活性層とし
て作用される。
面図である。この図３に示すごとく、半絶縁性のＧａＡ
ｓ基板１０上に、不純物がドーピングされないＧａＡｓ
層１２、不純物がドーピングされないＧａＡｓ層１３、
及びｎ型のＡｌx Ｇａ1-x Ａｓ層１４（ｘはＡｌ濃度を
示し、通常のＨＥＭＴでは０．３程度である。以下ｘを
省略しｎ型のＡｌＧａＡｓ層と記載する）が順次的に形
成された構造となっている。前記不純物がドーピングさ
れないＧａＡｓ層１２及び不純物がドーピングされない
ＧａＡｓ層１３は、それぞれバッファ層及び活性層とし
て作用される。
【０００７】続いて、前記ｎ型のＡｌＧａＡｓ層１４の
両端にｎ+ 型のＧａＡｓ層１５が形成されており、前記
ｎ+ 型のＧａＡｓ層１５に、ソース，ドレイン電極１
６，１７が形成されている。ｎ+ 型のＧａＡｓ層１５
は、キャップ層として前記ソース，ドレイン電極１６，
１７とオームコンタクトする。
両端にｎ+ 型のＧａＡｓ層１５が形成されており、前記
ｎ+ 型のＧａＡｓ層１５に、ソース，ドレイン電極１
６，１７が形成されている。ｎ+ 型のＧａＡｓ層１５
は、キャップ層として前記ソース，ドレイン電極１６，
１７とオームコンタクトする。
【０００８】また、ソース，ドレイン電極１６，１７間
のｎ型のＡｌＧａＡｓ層１４には、ゲート電極１８がシ
ョットキーコンタクトして形成されている。
のｎ型のＡｌＧａＡｓ層１４には、ゲート電極１８がシ
ョットキーコンタクトして形成されている。
【０００９】このような、構造を持つ従来のＨＥＭＴに
おいて、ＦＥＴの動作を実現する電流チャンネルの形成
は、前記ｎ型のＡｌＧａＡｓ層１４に添加されたドナー
不純物から供給された電子がＧａＡｓ層１３へ移動し、
前記ｎ型のＡｌＧａＡｓ層１４とＧａＡｓ層１３との接
合界面近傍に蓄積される物理現象を基礎としている。そ
の結果、電子はドナー不純物からヘテロ接合により空間
的に分けられる。チャンネルの厚さは、極めて薄く、接
合面に垂直方向運動の自由度がなく、実質的には所謂２
次元の電子ガスチャンネルとなっている。
おいて、ＦＥＴの動作を実現する電流チャンネルの形成
は、前記ｎ型のＡｌＧａＡｓ層１４に添加されたドナー
不純物から供給された電子がＧａＡｓ層１３へ移動し、
前記ｎ型のＡｌＧａＡｓ層１４とＧａＡｓ層１３との接
合界面近傍に蓄積される物理現象を基礎としている。そ
の結果、電子はドナー不純物からヘテロ接合により空間
的に分けられる。チャンネルの厚さは、極めて薄く、接
合面に垂直方向運動の自由度がなく、実質的には所謂２
次元の電子ガスチャンネルとなっている。
【００１０】すなわち、ＨＥＭＴは異種接合面から物質
などの電子親和力差により界面に形成されている量子井
戸に２次元の電子ガス（以下２ＤＥＧという）が蓄積さ
れて電界を印加するとき不純物散乱の影響を受けず高速
動作をする。
などの電子親和力差により界面に形成されている量子井
戸に２次元の電子ガス（以下２ＤＥＧという）が蓄積さ
れて電界を印加するとき不純物散乱の影響を受けず高速
動作をする。
【００１１】前述したＨＥＭＴは、製造方法において、
前記半絶縁性のＧａＡｓ基板１０上に、既に言及された
不純物がドーピングされないＧａＡｓ層１２，不純物が
ドーピングされないＧａＡｓ層１３，ｎ型のＡｌＧａＡ
ｓ１４，及びｎ+ 型のＧａＡｓ層１５が、分子線ビーム
エピタキシー（ＭＢＥ、または金属有機化学気相蒸着
法、以下ＭＯＣＶＤという）などの技法を使って同一炉
内で連続的にエピタキシャル成長される。
前記半絶縁性のＧａＡｓ基板１０上に、既に言及された
不純物がドーピングされないＧａＡｓ層１２，不純物が
ドーピングされないＧａＡｓ層１３，ｎ型のＡｌＧａＡ
ｓ１４，及びｎ+ 型のＧａＡｓ層１５が、分子線ビーム
エピタキシー（ＭＢＥ、または金属有機化学気相蒸着
法、以下ＭＯＣＶＤという）などの技法を使って同一炉
内で連続的にエピタキシャル成長される。
【００１２】その次に、前記キャップ層、すなわちｎ+
型のＧａＡｓ層１５に通常のリフトオフ法でソース，ド
レイン電極１６，１７を形成する。
型のＧａＡｓ層１５に通常のリフトオフ法でソース，ド
レイン電極１６，１７を形成する。
【００１３】そのあとに、リソグラフィー法で前記ソー
ス，ドレイン電極１６，１７が形成されていないｎ+ 型
のＧａＡｓ層１５をエッチングして下部のｎ型のＡｌＧ
ａＡｓ層１４を露出させたあと、リフトオフ法で露出さ
れた前記ｎ型のＧａＡｓ層１４にショットキー金属であ
るＰｔ／Ｐｄ／Ａｕでゲート電極１８を形成する。
ス，ドレイン電極１６，１７が形成されていないｎ+ 型
のＧａＡｓ層１５をエッチングして下部のｎ型のＡｌＧ
ａＡｓ層１４を露出させたあと、リフトオフ法で露出さ
れた前記ｎ型のＧａＡｓ層１４にショットキー金属であ
るＰｔ／Ｐｄ／Ａｕでゲート電極１８を形成する。
【００１４】このように、製造されるＨＥＭＴの動作速
度は、主に相互コンダクタンスｇｍとソース，ドレイン
電極との間の抵抗により決まる。すなわち、相互コンダ
クタンスが大きければ大きいほど、そしてソースとドレ
インとの間に抵抗が小さければ小さいほど動作速度が速
くなる。
度は、主に相互コンダクタンスｇｍとソース，ドレイン
電極との間の抵抗により決まる。すなわち、相互コンダ
クタンスが大きければ大きいほど、そしてソースとドレ
インとの間に抵抗が小さければ小さいほど動作速度が速
くなる。
【００１５】相互コンダクタンスは、ゲートの長さに反
比例し、前記抵抗はソース，ドレインとの間の間隔が小
さければ小さいほど小さくなる。従って、ＨＥＭＴの高
速動作のためには、ゲートの長さを減らし、電極などの
構成要素相互間の長さも減らす必要がある。
比例し、前記抵抗はソース，ドレインとの間の間隔が小
さければ小さいほど小さくなる。従って、ＨＥＭＴの高
速動作のためには、ゲートの長さを減らし、電極などの
構成要素相互間の長さも減らす必要がある。
【００１６】ところで、素子の動作速度と関係がある相
互コンダクタンスを増加させるためにゲート電極を通常
のフォトリソグラフィーの工程で製作すれば、マスク合
わせの精密度によりその長さが制限される。
互コンダクタンスを増加させるためにゲート電極を通常
のフォトリソグラフィーの工程で製作すれば、マスク合
わせの精密度によりその長さが制限される。
【００１７】このような問題解決のためにフォトリソグ
ラフィーの工程に依ることなく電極などの構成要素間の
位置を合わせるリフトオフ法などのいろいろの自己整合
工程が開発されているが、サブミクロン級の微細加工を
要する半導体素子製造の趨勢によるゲート電極を減らす
ことは、やはり工程上の難関と限界がある。
ラフィーの工程に依ることなく電極などの構成要素間の
位置を合わせるリフトオフ法などのいろいろの自己整合
工程が開発されているが、サブミクロン級の微細加工を
要する半導体素子製造の趨勢によるゲート電極を減らす
ことは、やはり工程上の難関と限界がある。
【００１８】また、通常のバッファ層１２は、電子に対
する電位障壁を形成して高いエネルギーを持つ電子が基
板へ渡るために発生される漏れ電流を防止する目的で形
成される。したがって、不純物の濃度を１０14ｉｏｎｓ
／ｃｍ3 程度に低くして抵抗を大きくする必要がある。
する電位障壁を形成して高いエネルギーを持つ電子が基
板へ渡るために発生される漏れ電流を防止する目的で形
成される。したがって、不純物の濃度を１０14ｉｏｎｓ
／ｃｍ3 程度に低くして抵抗を大きくする必要がある。
【００１９】また、前記バッファ層１２は、集積回路か
ら隣接する素子の電極と半導体基板との間に発生される
電圧差によりチャンネルと半導体基板との間に不要な空
乏領域が形成されて電流通路の幅を小さくするので、ス
レッショホールド電圧とソース抵抗Ｒｓを増加させるよ
うになる所謂バックゲート効果を防止する目的もある。
しかし、チャンネル層電界の増加に因るバッファ層の漏
れ電流あるいは隣接素子との電圧に対する影響を受け
て、やはりバックゲート効果の余地は残っている。
ら隣接する素子の電極と半導体基板との間に発生される
電圧差によりチャンネルと半導体基板との間に不要な空
乏領域が形成されて電流通路の幅を小さくするので、ス
レッショホールド電圧とソース抵抗Ｒｓを増加させるよ
うになる所謂バックゲート効果を防止する目的もある。
しかし、チャンネル層電界の増加に因るバッファ層の漏
れ電流あるいは隣接素子との電圧に対する影響を受け
て、やはりバックゲート効果の余地は残っている。
【００２０】また、従来の製造技術による前記ＨＥＭＴ
は、ｎ型のＡｌＧａＡｓ層１４が通常Ａｌx Ｇａ1-x Ａ
ｓ（０．２５＜ｘ＜０．３３）で、低温の動作のとき、
ドレイン電流の減少原因になるＤＸセンターが発生され
る問題点がある。
は、ｎ型のＡｌＧａＡｓ層１４が通常Ａｌx Ｇａ1-x Ａ
ｓ（０．２５＜ｘ＜０．３３）で、低温の動作のとき、
ドレイン電流の減少原因になるＤＸセンターが発生され
る問題点がある。
【００２１】
【発明が解決しようとする課題】この発明の目的は、実
際のゲートの長さをサブミクロン級に形成しなくても、
短い有効ゲートの長さを持つようになるＨＥＭＴを提供
することにある。
際のゲートの長さをサブミクロン級に形成しなくても、
短い有効ゲートの長さを持つようになるＨＥＭＴを提供
することにある。
【００２２】この発明の他の目的は、集積回路からバッ
クゲート効果を防止できるＨＥＭＴを提供することにあ
る。
クゲート効果を防止できるＨＥＭＴを提供することにあ
る。
【００２３】この発明の又他の目的は、高抵抗を要求す
るバッファ層形成の依存性を脱皮し、漏れ電流の発生を
防止できるＨＥＭＴを提供することにある。
るバッファ層形成の依存性を脱皮し、漏れ電流の発生を
防止できるＨＥＭＴを提供することにある。
【００２４】この発明の又他の目的は、低温動作のと
き、ドレイン電流の減少原因になるＤＸセンターを防止
できるＨＥＭＴを提供することにある。
き、ドレイン電流の減少原因になるＤＸセンターを防止
できるＨＥＭＴを提供することにある。
【００２５】
【課題を解決するための手段】このような目的を達成す
るために、発明による高電子移動度トランジスタは、＜
１００＞の結晶面を持つ半絶縁性化合物半導体基板と、
前記半導体基板上に＜１１０＞の結晶方向と所定の角を
持ち、ストライプ条の形態で形成された絶縁膜と、前記
絶縁膜上に形成された三角形の空隙が内部に形成されて
いる第１半導体層と、前記第１半導体層に形成された第
２半導体層と、前記三角空隙上の前記第２半導体層に形
成されたゲート電極と、前記第２半導体層上に前記ゲー
ト電極を間にして左右に形成された２個の第３半導体層
と、前記２個の前記第３半導体層のそれぞれに形成され
たソース，ドレイン電極とを含むことを特徴とする。
るために、発明による高電子移動度トランジスタは、＜
１００＞の結晶面を持つ半絶縁性化合物半導体基板と、
前記半導体基板上に＜１１０＞の結晶方向と所定の角を
持ち、ストライプ条の形態で形成された絶縁膜と、前記
絶縁膜上に形成された三角形の空隙が内部に形成されて
いる第１半導体層と、前記第１半導体層に形成された第
２半導体層と、前記三角空隙上の前記第２半導体層に形
成されたゲート電極と、前記第２半導体層上に前記ゲー
ト電極を間にして左右に形成された２個の第３半導体層
と、前記２個の前記第３半導体層のそれぞれに形成され
たソース，ドレイン電極とを含むことを特徴とする。
【００２６】また、この発明による高電子移動度トラン
ジスタの製造方法は、前記目的を達成するために、発明
は半絶縁性化合物半導体基板に＜１１０＞の結晶方向と
所定の角度で傾斜するように絶縁膜を形成する第１工程
と、前記絶縁膜をマスクとして前記半導体基板に選択的
エピタキシーを実施して三角形の空間を内部に含んで上
面が平坦な第１半導体層を形成する第２工程と、前記第
１半導体層に第２半導体層を形成する第３工程と、前記
第２半導体層に第３半導体層を形成する第４工程と、前
記第３半導体層をエッチングして前記空隙と対応される
位置上に前記第２半導体層を露出させる第５工程と、通
常のリフトオフ工程で除去されない前記第３半導体層に
ソース，ドレイン電極を形成する第６工程と、前記第５
工程に露出された前記第２半導体にゲート電極を形成す
る第７工程とを含むことにある。
ジスタの製造方法は、前記目的を達成するために、発明
は半絶縁性化合物半導体基板に＜１１０＞の結晶方向と
所定の角度で傾斜するように絶縁膜を形成する第１工程
と、前記絶縁膜をマスクとして前記半導体基板に選択的
エピタキシーを実施して三角形の空間を内部に含んで上
面が平坦な第１半導体層を形成する第２工程と、前記第
１半導体層に第２半導体層を形成する第３工程と、前記
第２半導体層に第３半導体層を形成する第４工程と、前
記第３半導体層をエッチングして前記空隙と対応される
位置上に前記第２半導体層を露出させる第５工程と、通
常のリフトオフ工程で除去されない前記第３半導体層に
ソース，ドレイン電極を形成する第６工程と、前記第５
工程に露出された前記第２半導体にゲート電極を形成す
る第７工程とを含むことにある。
【００２７】
【実施例】以下、添付した図面を参照してこの発明によ
る高電子移動度トランジスタ及びその製造方法の望まし
い一実施例を詳細に説明する。
る高電子移動度トランジスタ及びその製造方法の望まし
い一実施例を詳細に説明する。
【００２８】図１は、この発明による一実施例を示すＨ
ＥＭＴの垂直断面図である。
ＥＭＴの垂直断面図である。
【００２９】出発材料として、結晶面が１００である半
絶縁性のＧａＡｓ基板２０があり、このＧａＡｓ基板２
０上に、ＧａＡｓ基板２０の＜１１０＞の結晶方向へ２
０〜３０゜傾斜した絶縁膜２１がストライプ形態で形成
されている。この絶縁膜２１は、例えばＳｉＯ2 または
Ｓｉ3 Ｎ4 中のいずれか一方からなり厚さ５００〜１０
００Å、幅１〜１．５μｍで形成されている。前記Ｇａ
Ａｓ基板２０の上部に０．４〜０．５μｍ厚さのドーピ
ングされないＧａＡｓ層２２が形成されている。このド
ーピングされないＧａＡｓ層２２は、その内部すなわち
絶縁膜２１上部の断面形状が三角形の空隙２３を持つ。
そして、三角形の空隙２３を内部に持つ前記ドーピング
されないＧａＡｓ層２２の表面にｎ型の不純物であるセ
レンＳｅをドーピングしたＡｌx Ｇａ1-x Ａｓ層（以下
ＡｌＧａＡｓ：Ｓｅ層という）（０．１５≦ｘ≦０．２
２）２４が形成されている。このＡｌＧａＡｓ：Ｓｅ層
２４上には、ゲート電極２８がショットキーコンタクト
して形成されており、このゲート電極２８を間に置い
て、ｎ+ 型のＧａＡｓ層２５上に各ソース，ドレイン電
極２６，２７がオームコンタクトして形成されている。
絶縁性のＧａＡｓ基板２０があり、このＧａＡｓ基板２
０上に、ＧａＡｓ基板２０の＜１１０＞の結晶方向へ２
０〜３０゜傾斜した絶縁膜２１がストライプ形態で形成
されている。この絶縁膜２１は、例えばＳｉＯ2 または
Ｓｉ3 Ｎ4 中のいずれか一方からなり厚さ５００〜１０
００Å、幅１〜１．５μｍで形成されている。前記Ｇａ
Ａｓ基板２０の上部に０．４〜０．５μｍ厚さのドーピ
ングされないＧａＡｓ層２２が形成されている。このド
ーピングされないＧａＡｓ層２２は、その内部すなわち
絶縁膜２１上部の断面形状が三角形の空隙２３を持つ。
そして、三角形の空隙２３を内部に持つ前記ドーピング
されないＧａＡｓ層２２の表面にｎ型の不純物であるセ
レンＳｅをドーピングしたＡｌx Ｇａ1-x Ａｓ層（以下
ＡｌＧａＡｓ：Ｓｅ層という）（０．１５≦ｘ≦０．２
２）２４が形成されている。このＡｌＧａＡｓ：Ｓｅ層
２４上には、ゲート電極２８がショットキーコンタクト
して形成されており、このゲート電極２８を間に置い
て、ｎ+ 型のＧａＡｓ層２５上に各ソース，ドレイン電
極２６，２７がオームコンタクトして形成されている。
【００３０】このような構造を持つＨＥＭＴでは、Ａｌ
ＧａＡｓ：Ｓｅ層２４は、電子供給層になり、この層２
４の下部に形成されているドーピングされないＧａＡｓ
層２２との界面に２ＤＥＧ（２次元電子ガス）が形成さ
れる。
ＧａＡｓ：Ｓｅ層２４は、電子供給層になり、この層２
４の下部に形成されているドーピングされないＧａＡｓ
層２２との界面に２ＤＥＧ（２次元電子ガス）が形成さ
れる。
【００３１】前記ＡｌＧａＡｓ：Ｓｅ層２４は、低温動
作のときドレイン電流の減少原因になるＤＸセンターの
イオン化を強く抑制してＨＥＭＴの特性安定化を向上さ
せることができる。
作のときドレイン電流の減少原因になるＤＸセンターの
イオン化を強く抑制してＨＥＭＴの特性安定化を向上さ
せることができる。
【００３２】また、前記ドーピングされないＧａＡｓ層
２２の形成のとき、期待の通り形成された空隙２３が電
流チャンネルと半導体基板２０との間を電気的に完全に
分離している。
２２の形成のとき、期待の通り形成された空隙２３が電
流チャンネルと半導体基板２０との間を電気的に完全に
分離している。
【００３３】従って、この空隙２３は、図示しなかった
隣接素子の電極と半導体基板２０との間の電圧差が発生
する余地を無くした。
隣接素子の電極と半導体基板２０との間の電圧差が発生
する余地を無くした。
【００３４】すなわち、電流チャンネルと基板２０との
間に必要ない空乏領域が形成されることを止めて、バッ
クゲートの効果を防止する。
間に必要ない空乏領域が形成されることを止めて、バッ
クゲートの効果を防止する。
【００３５】そして、空隙２３の上部頂点に形成される
ゲート電極２８の長さを、サブミクロンに形成されなく
とも、微細加工技術を使って短い有効ゲートの長さを確
保することにでき、これにより、シート抵抗Ｒｓ及び相
互コンダクタンスｇｍを減らすことができ、信頼性があ
り高速動作のＨＥＭＴを実現することができる。
ゲート電極２８の長さを、サブミクロンに形成されなく
とも、微細加工技術を使って短い有効ゲートの長さを確
保することにでき、これにより、シート抵抗Ｒｓ及び相
互コンダクタンスｇｍを減らすことができ、信頼性があ
り高速動作のＨＥＭＴを実現することができる。
【００３６】この実施例のＨＥＭＴは、図２（ａ）乃至
図２（ｄ）の製造工程図により以下に説明される製造方
法からさらに明確に理解されることができる。
図２（ｄ）の製造工程図により以下に説明される製造方
法からさらに明確に理解されることができる。
【００３７】先ず、図２（ａ）に示すごとく、結晶面が
１００である半絶縁性のＧａＡｓ基板２０の上に、Ｓｉ
Ｏ2 またはＳｉ3 Ｎ4 中のいずれかをもって絶縁膜２１
を５００〜１０００Å程度の厚さで沈積する。その次
に、フォトリソグラフィ工程で絶縁膜２１を、前記Ｇａ
Ａｓ基板２０の＜１１０＞の結晶方向と２０〜３０゜傾
斜させて１〜１．５μｍ程度の幅を有すように形成す
る。この絶縁膜２１の幅は、後続工程において形成され
る空隙２３の高さを決める。
１００である半絶縁性のＧａＡｓ基板２０の上に、Ｓｉ
Ｏ2 またはＳｉ3 Ｎ4 中のいずれかをもって絶縁膜２１
を５００〜１０００Å程度の厚さで沈積する。その次
に、フォトリソグラフィ工程で絶縁膜２１を、前記Ｇａ
Ａｓ基板２０の＜１１０＞の結晶方向と２０〜３０゜傾
斜させて１〜１．５μｍ程度の幅を有すように形成す
る。この絶縁膜２１の幅は、後続工程において形成され
る空隙２３の高さを決める。
【００３８】その次に、図２（ｂ）に示すごとく、前記
絶縁膜２１が形成されていないＧａＡｓ基板２０の上部
に選択的ＭＯＣＶＤ方法（以下ＳＭＯＣＶＤという）で
ＧａＡｓ層２２を形成させる。
絶縁膜２１が形成されていないＧａＡｓ基板２０の上部
に選択的ＭＯＣＶＤ方法（以下ＳＭＯＣＶＤという）で
ＧａＡｓ層２２を形成させる。
【００３９】このとき、結晶成長で形成されたＧａＡｓ
層２２においては、半絶縁性半導体基板２０に結晶方向
による結晶成長の特性上、その内部に、断面形象が三角
形である空隙２３が形成される。結局、絶縁膜２１が選
択的ＭＯＣＶＤ工程のときにマスクとして用いられてＧ
ａＡｓ層２２は、絶縁膜２１上部が空いており逆傾斜面
を持つ空隙２３を内部に含んで半導体基板２０上に形成
される。
層２２においては、半絶縁性半導体基板２０に結晶方向
による結晶成長の特性上、その内部に、断面形象が三角
形である空隙２３が形成される。結局、絶縁膜２１が選
択的ＭＯＣＶＤ工程のときにマスクとして用いられてＧ
ａＡｓ層２２は、絶縁膜２１上部が空いており逆傾斜面
を持つ空隙２３を内部に含んで半導体基板２０上に形成
される。
【００４０】このように形成されるドーピングされない
ＧａＡｓ層２２の厚さは、ＧａＡｓ基板２０の上部から
０．４〜０．５μｍ程度になるように形成される。この
ＧａＡｓ層２２の高さは、前記絶縁膜２１パターンの大
きさにより決まるので、絶縁膜２１の寸法は２３の高さ
を考慮して決めなければならない。
ＧａＡｓ層２２の厚さは、ＧａＡｓ基板２０の上部から
０．４〜０．５μｍ程度になるように形成される。この
ＧａＡｓ層２２の高さは、前記絶縁膜２１パターンの大
きさにより決まるので、絶縁膜２１の寸法は２３の高さ
を考慮して決めなければならない。
【００４１】前記ドーピングされないＧａＡｓ層２２を
形成したあと、図２（ｃ）に示すごとく、ＭＢＥまたは
ＭＯＣＶＤなどの技法を使い、三角形の空隙２３を内部
に持つ前記ドーピングされないＧａＡｓ層２２の表面
に、ｎ型の不純物であるセレンＳｅをドーピングしたＡ
ｌx Ｇａ1-x Ａｓ層、すなわち、ＡｌＧａＡｓ：Ｓｅ層
２４（０．１５≦ｘ≦０．２２）及びｎ+ 型のＧａＡｓ
層２５を順次に形成する。
形成したあと、図２（ｃ）に示すごとく、ＭＢＥまたは
ＭＯＣＶＤなどの技法を使い、三角形の空隙２３を内部
に持つ前記ドーピングされないＧａＡｓ層２２の表面
に、ｎ型の不純物であるセレンＳｅをドーピングしたＡ
ｌx Ｇａ1-x Ａｓ層、すなわち、ＡｌＧａＡｓ：Ｓｅ層
２４（０．１５≦ｘ≦０．２２）及びｎ+ 型のＧａＡｓ
層２５を順次に形成する。
【００４２】このとき、前記セレンがドーピングされた
Ａｌx Ｇａ1-x Ａｓ層におけるｘ値は前記範囲に固定さ
れる必要なく、０．２〜０．３の範囲内から適切に選択
することができる。
Ａｌx Ｇａ1-x Ａｓ層におけるｘ値は前記範囲に固定さ
れる必要なく、０．２〜０．３の範囲内から適切に選択
することができる。
【００４３】また、前記セレンがドーピングされたＡｌ
x Ｇａ1-x Ａｓ層におけるセレンのドーピング濃度は１
×１０18〜３×１０18ｉｏｎｓ／ｃｍ3 が望ましい。
x Ｇａ1-x Ａｓ層におけるセレンのドーピング濃度は１
×１０18〜３×１０18ｉｏｎｓ／ｃｍ3 が望ましい。
【００４４】その次に、フォトリソグラフィ法で前記空
隙２３と対応される位置にｎ+ 型のＧａＡｓ層２５をエ
ッチングして下部のＡｌＧａＡｓ：Ｓｅ層２４を露出さ
せる。そのあと、前記ｎ+ 型のＧａＡｓ層２５上に、通
常のリフトオフ（lift-off）法を使ってオーム金属であ
るＡｕＧｅ／Ｎｉ／Ａｕから成るソース，ドレイン電極
２６，２７を形成する。続いてリフトオフ法で露出され
たＡｌＧａＡｓ：Ｓｅ層２４上に、ショットキー金属で
あるＰｔ／Ｐｄ／Ａｕでゲート電極２８を形成すれば、
図２（ｄ）に示すような、ＨＥＭＴを完成する。
隙２３と対応される位置にｎ+ 型のＧａＡｓ層２５をエ
ッチングして下部のＡｌＧａＡｓ：Ｓｅ層２４を露出さ
せる。そのあと、前記ｎ+ 型のＧａＡｓ層２５上に、通
常のリフトオフ（lift-off）法を使ってオーム金属であ
るＡｕＧｅ／Ｎｉ／Ａｕから成るソース，ドレイン電極
２６，２７を形成する。続いてリフトオフ法で露出され
たＡｌＧａＡｓ：Ｓｅ層２４上に、ショットキー金属で
あるＰｔ／Ｐｄ／Ａｕでゲート電極２８を形成すれば、
図２（ｄ）に示すような、ＨＥＭＴを完成する。
【００４５】この実施例では、半導体基板を１００の結
晶面を有しているＧａＡｓとしたが、この発明思想の範
囲内で００１，０１０などの結晶面を有することがで
き、また、ＩｎＰ及びＧａＰなどの他の化合物半導体と
しても実施することができる。
晶面を有しているＧａＡｓとしたが、この発明思想の範
囲内で００１，０１０などの結晶面を有することがで
き、また、ＩｎＰ及びＧａＰなどの他の化合物半導体と
しても実施することができる。
【００４６】以上、説明してきたように、この実施例に
おいては、絶縁体が形成された半絶縁性半導体基板に、
選択的ＭＯＣＶＤ方法による結晶方向による結晶成長の
特性を用いて電流チャンネル層であるドーピングされな
いＧａＡｓ層内に三角形の空隙を形成し、電流供給層で
あるセレンＳｅがドーピングされたＡｌＧａＡｓ層とを
備える。
おいては、絶縁体が形成された半絶縁性半導体基板に、
選択的ＭＯＣＶＤ方法による結晶方向による結晶成長の
特性を用いて電流チャンネル層であるドーピングされな
いＧａＡｓ層内に三角形の空隙を形成し、電流供給層で
あるセレンＳｅがドーピングされたＡｌＧａＡｓ層とを
備える。
【００４７】
【発明の効果】以上、説明したように、この発明に係る
高電子移動度とトランジスタ及びその製造方法によれ
ば、前記空隙によるチャンネルと基板との完全な分離に
より、漏れ電流及びバックゲート効果を防止でき、有効
ゲート長さの減少及びＤＸセンターを防止して高速度の
ＨＥＭＴを実現することができる。
高電子移動度とトランジスタ及びその製造方法によれ
ば、前記空隙によるチャンネルと基板との完全な分離に
より、漏れ電流及びバックゲート効果を防止でき、有効
ゲート長さの減少及びＤＸセンターを防止して高速度の
ＨＥＭＴを実現することができる。
【図１】この発明による高電子移動度トランジスタ（Ｈ
ＥＭＴ）の一実施例を示す垂直断面図である。
ＥＭＴ）の一実施例を示す垂直断面図である。
【図２】図２（ａ）乃至図２（ｄ）は図１に示した高電
子移動度トランジスタの製造工程図である。
子移動度トランジスタの製造工程図である。
【図３】従来の高電子移動度トランジスタの垂直断面図
である。
である。
２０ ＧａＡｓ基板 ２１ 絶縁膜 ２２ ＧａＡｓ層 ２３ 空隙 ２４ Ａｌx Ｇａ1-x Ａｓ層（ＡｌＧａＡｓ：Ｓｅ層） ２５ ＧａＡｓ層 ２６ ソース電極 ２７ ドレイン電極 ２８ ゲート電極
Claims (19)
- 【請求項１】 半絶縁性化合物による半導体基板と、こ
の半導体基板に＜１１０＞結晶方向と所定の角度を持っ
てストライプ形態で形成された絶縁膜と、この絶縁膜上
に形成され三角形の空隙が内部に形成されている第１半
導体層と、この第１半導体層上に形成された第２半導体
層と、この第２半導体層上に形成されたゲート電極と、
このゲート電極を間に置き前記第２半導体層上に形成さ
れた第３半導体層と、この第３半導体層上に形成された
ソース，ドレイン電極とを含むことを特徴とする高電子
移動度トランジスタ。 - 【請求項２】 前記半導体基板がＧａＡｓ，ＩｎＰまた
はＧａＰ中のどれか一つで形成されたことを特徴とする
請求項１記載の高電子移動度トランジスタ。 - 【請求項３】 前記半導体基板は、結晶面が１００，０
１０または００１中のどれか一つで形成されたことを特
徴とする請求項１記載の高電子移動度トランジスタ。 - 【請求項４】 前記絶縁膜は、＜１１０＞の結晶方向と
２０〜３０゜の角度で傾斜されて形成されることを特徴
とする請求項１記載の高電子移動度トランジスタ。 - 【請求項５】 前記絶縁膜は、ＳｉＯ2 またはＳｉ3 Ｎ
4 中のどれか一つで形成されたことを特徴とする請求項
１記載の高電子移動度トランジスタ。 - 【請求項６】 第１半導体層は、電子チャンネル層とし
て、第２半導体層は電子供給層として作用することを特
徴とする請求項１記載の高電子移動度トランジスタ。 - 【請求項７】 第１半導体層は、不純物がドーピングさ
れないＧａＡｓ層であり、第２半導体層はセレンＳｅが
ドーピングされたＡｌx Ｇａ1-x Ａｓ層であることを特
徴とする請求項１記載の高電子移動度トランジスタ。 - 【請求項８】 前記セレンＳｅがドーピングされたＡｌ
x Ｇａ1-x Ａｓ層からｘ値は、０．２〜０．３であるこ
とを特徴とする請求項７記載の高電子移動度トランジス
タ。 - 【請求項９】 前記セレンＳｅがドーピングされたＡｌ
x Ｇａ1-x Ａｓ層からセレンのドーピング濃度は、１×
１０18〜３×１０18ｉｏｎｓ／ｃｍ3 であることを特徴
とする請求項７記載の高電子移動度トランジスタ。 - 【請求項１０】 前記三角形空隙の上部頂点に電流チャ
ンネルが形成され、この電流チャンネルの有効長さはゲ
ートの長さに無関係したことを特徴とする請求項１記載
の高電子移動度トランジスタ。 - 【請求項１１】 半絶縁性化合物半導体基板上に＜１１
０＞の結晶方向と所定の角度で傾斜されるように絶縁膜
を形成する第１工程と、 前記絶縁膜をマスクとして、前記半導体基板上に選択的
エピタキシーを実施して三角形の空隙を内部に含んで上
面が平坦な第１半導体層を形成する第２工程と、 前記第１半導体層上に第２半導体層を形成する第３工程
と、 前記第２半導体層上に第３半導体層を形成する第４工程
と、 前記第３半導体層をエッチングして前記空隙と対応され
る位置上に前記第２半導体層を露出させる第５工程と、 通常のリフトオフ工程で除去されない前記第３半導体層
にソース，ドレイン電極を形成する第６工程と、 前記第５工程により露出された前記第２半導体上にゲー
ト電極を形成する第７工程とを含むことを特徴とする高
電子移動度トランジスタの製造方法。 - 【請求項１２】 前記半導体基板は、ＧａＡｓ，ＩｎＰ
またはＧａＰ中のどの一つであることを特徴とする請求
項１１記載の高電子移動度トランジスタの製造方法。 - 【請求項１３】 前記半導体基板は、結晶面が１００，
０１０または００１中のどの一つであることを特徴とす
る請求項１１記載の高電子移動度トランジスタの製造方
法。 - 【請求項１４】 前記絶縁膜は、＜１１０＞の結晶方向
と２０〜３０゜の角度でティルトされるように形成する
ことを特徴とする請求項１１記載の高電子移動度トラン
ジスタの製造方法。 - 【請求項１５】 前記絶縁膜は、ＳｉＯ2 またはＳｉ3
Ｎ4 中のどれか一つで形成されることを特徴とする請求
項１１記載の高電子移動度トランジスタの製造方法。 - 【請求項１６】 第１半導体層の形成は、選択的ＭＯＣ
ＶＤ方法で不純物がドーピングされないＧａＡｓ層を形
成することにより達成されることを特徴とする請求項１
１記載の高電子移動度トランジスタの製造方法。 - 【請求項１７】 第２半導体層の形成は、ＭＢＥまたは
ＭＯＣＶＤ中のどれか一つの方法でセレンＳｅがドーピ
ングされたＡｌx Ｇａ1-x Ａｓ層を形成することにより
達成されることを特徴とする請求項１１記載の高電子移
動度トランジスタの製造方法。 - 【請求項１８】 前記セレンＳｅがドーピングされたＡ
ｌx Ｇａ1-x Ａｓ層からｘ値は、０．２〜０．３である
ことを特徴とする請求項１７記載の高電子移動度トラン
ジスタの製造方法。 - 【請求項１９】 前記セレンＳｅがドーピングされたＡ
ｌx Ｇａ1-x Ａｓ層からセレンＳｅのドーピング濃度
は、１×１０18〜３×１０18ｉｏｎｓ／ｃｍ3であるこ
とを特徴とする請求項１７記載の高電子移動度トランジ
スタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920013753A KR940003096A (ko) | 1992-07-31 | 1992-07-31 | 고전자 이동도 트랜지스터 및 그의 제조방법 |
| KR1992-13753 | 1992-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163602A true JPH06163602A (ja) | 1994-06-10 |
Family
ID=19337301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191237A Pending JPH06163602A (ja) | 1992-07-31 | 1993-08-02 | 高電子移動度トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06163602A (ja) |
| KR (1) | KR940003096A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101046055B1 (ko) * | 2010-03-26 | 2011-07-01 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
| CN108231882A (zh) * | 2018-03-02 | 2018-06-29 | 华南理工大学 | 具有背场板结构的hemt器件及其制备方法 |
| CN111081771A (zh) * | 2019-12-24 | 2020-04-28 | 成都挚信电子技术有限责任公司 | 一种绝缘层掩埋型晶体管结构及器件 |
| CN115117150A (zh) * | 2022-08-24 | 2022-09-27 | 成都功成半导体有限公司 | 一种GaN HEMT功率器件及其制备方法 |
-
1992
- 1992-07-31 KR KR1019920013753A patent/KR940003096A/ko not_active Ceased
-
1993
- 1993-08-02 JP JP5191237A patent/JPH06163602A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101046055B1 (ko) * | 2010-03-26 | 2011-07-01 | 삼성전기주식회사 | 반도체 소자 및 그 제조 방법 |
| CN108231882A (zh) * | 2018-03-02 | 2018-06-29 | 华南理工大学 | 具有背场板结构的hemt器件及其制备方法 |
| CN111081771A (zh) * | 2019-12-24 | 2020-04-28 | 成都挚信电子技术有限责任公司 | 一种绝缘层掩埋型晶体管结构及器件 |
| CN111081771B (zh) * | 2019-12-24 | 2023-04-18 | 成都挚信电子技术有限责任公司 | 一种绝缘层掩埋型晶体管结构及器件 |
| CN115117150A (zh) * | 2022-08-24 | 2022-09-27 | 成都功成半导体有限公司 | 一种GaN HEMT功率器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003096A (ko) | 1994-02-19 |
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