JPH05144930A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05144930A JPH05144930A JP3303599A JP30359991A JPH05144930A JP H05144930 A JPH05144930 A JP H05144930A JP 3303599 A JP3303599 A JP 3303599A JP 30359991 A JP30359991 A JP 30359991A JP H05144930 A JPH05144930 A JP H05144930A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】構造の複雑化を回避しつつ隣接半導体能動領域
間の静電容量を低減し得る半導体装置を提供する。 【構成】例えばシリコン基板張り合わせ技術により形成
される酸化シリコン膜（埋込絶縁層）２が半導体能動領
域３の下面を半導体基板１から絶縁分離する。埋込絶縁
層２までトレンチした分離溝４の表面に形成された酸化
シリコン膜（側壁絶縁膜）５が各半導体能動領域３の側
面を絶縁分離する。分離溝４内に充填されたポリシリコ
ンからなる溝充填部６は半導体基板１と同一導電型で高
濃度にド−プされており、更に埋込絶縁層２を貫通して
半導体基板１と電気的に接続されているので、溝充填部
６の電位は半導体基板１の電位にほぼ固定され、それに
より隣接する半導体能動領域３間相互の電位変動の影響
が低減される。
間の静電容量を低減し得る半導体装置を提供する。 【構成】例えばシリコン基板張り合わせ技術により形成
される酸化シリコン膜（埋込絶縁層）２が半導体能動領
域３の下面を半導体基板１から絶縁分離する。埋込絶縁
層２までトレンチした分離溝４の表面に形成された酸化
シリコン膜（側壁絶縁膜）５が各半導体能動領域３の側
面を絶縁分離する。分離溝４内に充填されたポリシリコ
ンからなる溝充填部６は半導体基板１と同一導電型で高
濃度にド−プされており、更に埋込絶縁層２を貫通して
半導体基板１と電気的に接続されているので、溝充填部
６の電位は半導体基板１の電位にほぼ固定され、それに
より隣接する半導体能動領域３間相互の電位変動の影響
が低減される。
Description
【０００１】
【産業上の利用分野】本案は、絶縁物分離形式の半導体
装置に関する。
装置に関する。
【０００２】
【従来の技術】特開昭６１−５９８５２号公報は、シリ
コン基板張り合わせ技術により埋込絶縁層及びその表面
の半導体層とを形成し、半導体層の表面から前記埋込絶
縁層までトレンチした分離溝により半導体層を複数の半
導体能動領域に分割し、分離溝の表面にアイソレ−ショ
ン用の絶縁膜を形成した後、分離溝にポリシリコンから
なる溝充填部を充填した絶縁分離形式の半導体装置を開
示している。
コン基板張り合わせ技術により埋込絶縁層及びその表面
の半導体層とを形成し、半導体層の表面から前記埋込絶
縁層までトレンチした分離溝により半導体層を複数の半
導体能動領域に分割し、分離溝の表面にアイソレ−ショ
ン用の絶縁膜を形成した後、分離溝にポリシリコンから
なる溝充填部を充填した絶縁分離形式の半導体装置を開
示している。
【０００３】
【発明が解決しようとする課題】上記した絶縁分離形式
の半導体装置は、半導体能動領域の下面を埋込絶縁層で
絶縁分離するとともに、半導体能動領域の側面を絶縁膜
により絶縁分離できるので、接合分離形式の半導体装置
に比較して耐圧向上を図ることができる。しかし、各半
導体能動領域は互いに絶縁膜及びポリシリコン（溝充填
部）により分離されるものの、微細化により分離溝幅を
縮小するにつれて各半導体能動領域間の静電容量が増大
し、いわゆるクロスト−クにより各半導体能動領域が隣
接する半導体能動領域の電位変動の影響を大きく受ける
ようになる。
の半導体装置は、半導体能動領域の下面を埋込絶縁層で
絶縁分離するとともに、半導体能動領域の側面を絶縁膜
により絶縁分離できるので、接合分離形式の半導体装置
に比較して耐圧向上を図ることができる。しかし、各半
導体能動領域は互いに絶縁膜及びポリシリコン（溝充填
部）により分離されるものの、微細化により分離溝幅を
縮小するにつれて各半導体能動領域間の静電容量が増大
し、いわゆるクロスト−クにより各半導体能動領域が隣
接する半導体能動領域の電位変動の影響を大きく受ける
ようになる。
【０００４】すなわち微細化による隣接半導体能動領域
間の間隔縮小によって、抵抗体であるポリシリコンは浮
遊電位領域又は空乏化により静電容量領域と見なせるよ
うになるので、隣接する二つの半導体能動領域は、浮遊
電位領域を介して２枚の絶縁膜の直列静電容量で電気的
に接続されたようになるか、又は上記２枚の絶縁膜のと
ポリシリコン空乏化領域の直列静電容量で電気的に接続
されたようになり、その結果、隣接する半導体能動領域
間におけるクロスト−ク、電位変動が問題となる。例え
ば、バイポ−ラＩＣにおいて、信号のＳＮ比が劣化し、
またコンパレ−タの初段トランジスタなどでは、誤動作
の可能性が生じる。
間の間隔縮小によって、抵抗体であるポリシリコンは浮
遊電位領域又は空乏化により静電容量領域と見なせるよ
うになるので、隣接する二つの半導体能動領域は、浮遊
電位領域を介して２枚の絶縁膜の直列静電容量で電気的
に接続されたようになるか、又は上記２枚の絶縁膜のと
ポリシリコン空乏化領域の直列静電容量で電気的に接続
されたようになり、その結果、隣接する半導体能動領域
間におけるクロスト−ク、電位変動が問題となる。例え
ば、バイポ−ラＩＣにおいて、信号のＳＮ比が劣化し、
またコンパレ−タの初段トランジスタなどでは、誤動作
の可能性が生じる。
【０００５】またこの電位変動問題は、デジタルバイポ
−ラＩＣにおいても振幅マ−ジンを減らし、更に、他の
トランジスタやダイオ−ドなどにおいても同様の問題を
惹起する。上記欠点を改善するために、ポリシリコン
（溝充填部）の表面に低抵抗の電極を形成し、この電極
に一定電位を付与することも考えられるが、構造及び工
程の複雑化であり、かつ、微細化が困難であるという問
題が生じる。
−ラＩＣにおいても振幅マ−ジンを減らし、更に、他の
トランジスタやダイオ−ドなどにおいても同様の問題を
惹起する。上記欠点を改善するために、ポリシリコン
（溝充填部）の表面に低抵抗の電極を形成し、この電極
に一定電位を付与することも考えられるが、構造及び工
程の複雑化であり、かつ、微細化が困難であるという問
題が生じる。
【０００６】本発明は上記問題に鑑みなされたものであ
り、構造の複雑化を回避しつつ隣接半導体能動領域間の
静電容量を低減し得る半導体装置を提供することを、そ
の目的としている。
り、構造の複雑化を回避しつつ隣接半導体能動領域間の
静電容量を低減し得る半導体装置を提供することを、そ
の目的としている。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、該半導体基板表面に配設された埋込絶縁
層と、該埋込絶縁層の表面に形成された半導体層と、該
半導体層の表面から前記埋込絶縁層までトレンチされ前
記半導体層を複数の半導体能動領域に分割する分離溝
と、該分離溝の表面に形成され前記半導体能動領域の側
面を絶縁分離する側壁絶縁膜と、前記分離溝に充填され
た半導体からなる溝充填部と、前記各半導体能動領域内
に形成された半導体素子とを備える半導体装置におい
て、前記溝充填部は前記半導体基板と同一導電型でかつ
高導電率を有するとともに、前記埋込絶縁層を貫通して
前記半導体基板に電気的に接続されることを特徴として
いる。
半導体基板と、該半導体基板表面に配設された埋込絶縁
層と、該埋込絶縁層の表面に形成された半導体層と、該
半導体層の表面から前記埋込絶縁層までトレンチされ前
記半導体層を複数の半導体能動領域に分割する分離溝
と、該分離溝の表面に形成され前記半導体能動領域の側
面を絶縁分離する側壁絶縁膜と、前記分離溝に充填され
た半導体からなる溝充填部と、前記各半導体能動領域内
に形成された半導体素子とを備える半導体装置におい
て、前記溝充填部は前記半導体基板と同一導電型でかつ
高導電率を有するとともに、前記埋込絶縁層を貫通して
前記半導体基板に電気的に接続されることを特徴として
いる。
【０００８】好適な態様において、溝充填部の素材はポ
リシリコンとされ、溝充填部の不純物濃度は１０17原子
／ｃｍ3 以上、更に好ましくは１０19原子／ｃｍ3 以上
とされる。好適な態様において、半導体基板の不純物濃
度は５×１０15原子／ｃｍ3 以上、更に好ましくは１０
16原子／ｃｍ3 以上とされる。
リシリコンとされ、溝充填部の不純物濃度は１０17原子
／ｃｍ3 以上、更に好ましくは１０19原子／ｃｍ3 以上
とされる。好適な態様において、半導体基板の不純物濃
度は５×１０15原子／ｃｍ3 以上、更に好ましくは１０
16原子／ｃｍ3 以上とされる。
【０００９】上記半導体素子としては、バイポ−ラトラ
ンジスタを形成するのが効果的であるが、それ以外にＰ
Ｎ接合ダイオ−ド、ショットキダイオ−ド、縦型Ｊ−Ｆ
ＥＴ、縦型ＳＩＴ、ＭＩＳトランジスタなどを作製する
こともできる。
ンジスタを形成するのが効果的であるが、それ以外にＰ
Ｎ接合ダイオ−ド、ショットキダイオ−ド、縦型Ｊ−Ｆ
ＥＴ、縦型ＳＩＴ、ＭＩＳトランジスタなどを作製する
こともできる。
【００１０】
【作用】例えばシリコン基板張り合わせ技術により形成
される埋込絶縁層が半導体能動領域の下面を半導体基板
から絶縁分離する。埋込絶縁層までトレンチした分離溝
表面に形成された側壁絶縁膜が各半導体能動領域の側面
を絶縁分離する。分離溝内に充填された溝充填部は半導
体基板と同一導電型で低抵抗であるとともに、埋込絶縁
層を貫通して半導体基板に電気的接続されているので、
溝充填部の電位は半導体基板電位にほぼ固定され、それ
により隣接する半導体能動領域間相互の電位変動の影響
が低減される。
される埋込絶縁層が半導体能動領域の下面を半導体基板
から絶縁分離する。埋込絶縁層までトレンチした分離溝
表面に形成された側壁絶縁膜が各半導体能動領域の側面
を絶縁分離する。分離溝内に充填された溝充填部は半導
体基板と同一導電型で低抵抗であるとともに、埋込絶縁
層を貫通して半導体基板に電気的接続されているので、
溝充填部の電位は半導体基板電位にほぼ固定され、それ
により隣接する半導体能動領域間相互の電位変動の影響
が低減される。
【００１１】
【発明の効果】以上説明したように本発明は、下面及び
側面を絶縁分離する半導体装置において、分離溝に充填
した溝充填部を半導体基板と同一導電型でかつ高導電率
の半導体とし、更に溝充填部が埋込絶縁層を貫通して半
導体基板に電気的に接続しているので、溝充填部の電位
変動が抑止されるので、隣接する半導体能動領域間のク
ロスト−クが遮断される。すなわち、隣接半導体能動領
域の電位変動の影響を低減することができるので、動作
信頼性及びＳＮ比の向上を実現することが可能となる。
側面を絶縁分離する半導体装置において、分離溝に充填
した溝充填部を半導体基板と同一導電型でかつ高導電率
の半導体とし、更に溝充填部が埋込絶縁層を貫通して半
導体基板に電気的に接続しているので、溝充填部の電位
変動が抑止されるので、隣接する半導体能動領域間のク
ロスト−クが遮断される。すなわち、隣接半導体能動領
域の電位変動の影響を低減することができるので、動作
信頼性及びＳＮ比の向上を実現することが可能となる。
【００１２】また当然、溝充填部は、分離溝を埋めてそ
の上の電極配線を容易化する。
の上の電極配線を容易化する。
【００１３】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。 （第１実施例）本発明の一実施例として絶縁分離形式の
バイポ−ラシリコン集積回路を図１に示す。
る。 （第１実施例）本発明の一実施例として絶縁分離形式の
バイポ−ラシリコン集積回路を図１に示す。
【００１４】このバイポ−ラ集積回路は、ｐ- 基板（本
発明でいう半導体基板）１上に配設された埋込酸化シリ
コン層（本発明でいう埋込絶縁層）２と、埋込酸化シリ
コン層２上の半導体層の表面からｐ- 基板１までトレン
チされ半導体層を各半導体能動領域３に区画分離する分
離溝４と、分離溝４の側面（底面を除く）に形成された
酸化シリコン膜（本発明でいう側壁絶縁膜）５と、分離
溝４に充填されたｐ+ ポリシリコンからなる溝充填部６
とを有し、各半導体能動領域３には後述するようにそれ
ぞれバイポ−ラトランジスタが形成され、各半導体能動
領域３上に酸化シリコン膜７を介して電極配線８が形成
されている。
発明でいう半導体基板）１上に配設された埋込酸化シリ
コン層（本発明でいう埋込絶縁層）２と、埋込酸化シリ
コン層２上の半導体層の表面からｐ- 基板１までトレン
チされ半導体層を各半導体能動領域３に区画分離する分
離溝４と、分離溝４の側面（底面を除く）に形成された
酸化シリコン膜（本発明でいう側壁絶縁膜）５と、分離
溝４に充填されたｐ+ ポリシリコンからなる溝充填部６
とを有し、各半導体能動領域３には後述するようにそれ
ぞれバイポ−ラトランジスタが形成され、各半導体能動
領域３上に酸化シリコン膜７を介して電極配線８が形成
されている。
【００１５】この装置の重要な点は、溝充填部６が、基
板１と同一導電型でかつ高導電率を有し、更に埋込絶縁
層２を貫通してｐ- 基板１に接触している点にある。こ
の実施例では、溝充填部６の不純物濃度は１０20原子／
ｃｍ3 以上とされ、ｐ- 基板１の不純物濃度は約１０16
原子／ｃｍ3 とされている。また、溝充填部６の横幅は
大体２μｍ、深さは大体１５μｍ、側壁絶縁膜５の膜厚
は約１μｍとされている。
板１と同一導電型でかつ高導電率を有し、更に埋込絶縁
層２を貫通してｐ- 基板１に接触している点にある。こ
の実施例では、溝充填部６の不純物濃度は１０20原子／
ｃｍ3 以上とされ、ｐ- 基板１の不純物濃度は約１０16
原子／ｃｍ3 とされている。また、溝充填部６の横幅は
大体２μｍ、深さは大体１５μｍ、側壁絶縁膜５の膜厚
は約１μｍとされている。
【００１６】図１の回路構造の詳細及びその作製工程を
図２乃至図１０を参照して以下に説明する。まず、鏡面
研磨されたｎ- シリコン基板９の表面に気相拡散法を用
いてアンチモンを３μｍ拡散してｎ+ 領域３１を形成し
（図２参照）、またｐ- シリコン基板１の一方の主面に
鏡面研磨を施した後、熱酸化を施して厚さ０．９μｍの
酸化シリコン膜２を形成する（図３参照）。
図２乃至図１０を参照して以下に説明する。まず、鏡面
研磨されたｎ- シリコン基板９の表面に気相拡散法を用
いてアンチモンを３μｍ拡散してｎ+ 領域３１を形成し
（図２参照）、またｐ- シリコン基板１の一方の主面に
鏡面研磨を施した後、熱酸化を施して厚さ０．９μｍの
酸化シリコン膜２を形成する（図３参照）。
【００１７】次に、両基板１、９を清浄雰囲気下ではり
合せ、１１００℃に加熱することにより両基板１、９を
接合させる（図４参照）。次に、研磨によりｎ- 基板９
の厚さを約１５μｍとし、更にその表面を鏡面研磨し
て、表面に約１２μｍのｎ- コレクタ層３２、その下に
約３μｍのｎ+ 領域（以下、ｎ+ 埋込コレクタ領域とも
いう）３１、その下に酸化シリコン膜２が形成される
（図５参照）。この時点におけるｎ- コレクタ層３２及
びｎ+ 埋込コレクタ領域３１は本発明でいう半導体層を
構成している。
合せ、１１００℃に加熱することにより両基板１、９を
接合させる（図４参照）。次に、研磨によりｎ- 基板９
の厚さを約１５μｍとし、更にその表面を鏡面研磨し
て、表面に約１２μｍのｎ- コレクタ層３２、その下に
約３μｍのｎ+ 領域（以下、ｎ+ 埋込コレクタ領域とも
いう）３１、その下に酸化シリコン膜２が形成される
（図５参照）。この時点におけるｎ- コレクタ層３２及
びｎ+ 埋込コレクタ領域３１は本発明でいう半導体層を
構成している。
【００１８】次に、ベ−スマスクを用いるホトリソ工程
及びボロン拡散工程により、ｐ+ ベ−ス領域３３を形成
し、更にｎ- コレクタ層３２の表面に熱酸化により厚さ
約０．５μｍの酸化シリコン膜７をフィ−ルド酸化膜と
して形成する（図６参照）。次に、エミッタマスクを用
いるホトリソ工程及びリン拡散工程により、ｎ+ エミッ
タ領域３４及びｎ+表面コレクタ領域３５を形成する
（図７参照）。
及びボロン拡散工程により、ｐ+ ベ−ス領域３３を形成
し、更にｎ- コレクタ層３２の表面に熱酸化により厚さ
約０．５μｍの酸化シリコン膜７をフィ−ルド酸化膜と
して形成する（図６参照）。次に、エミッタマスクを用
いるホトリソ工程及びリン拡散工程により、ｎ+ エミッ
タ領域３４及びｎ+表面コレクタ領域３５を形成する
（図７参照）。
【００１９】次に、ＬＰＣＶＤ法を用いて、窒化シリコ
ン膜７Ａを０．１μｍ形成する。次に、酸化シリコン膜
７上にコ−ティングしたレジスト１４をホトリソ工程に
より正方格子状に選択開口し、ＣＦ4 系エッチングガス
を用いたプラズマエッチングにより窒化シリコン膜７Ａ
を選択除去し、次にＨＦ系エッチング液を用いて酸化シ
リコン膜７を選択除去し、更にＳＦ6 系エッチングガス
を用いた反応性イオンエッチングによりｎ- コレクタ層
３２及びｎ+ 埋込コレクタ領域３１を垂直ドライエッチ
して酸化シリコン膜２に達する分離溝４を穿設し、分離
溝４により側面全周を区画分離される各半導体能動領域
３を形成する。その後、斜めイオン注入法を用いて分離
溝４の側面にリンを注入し、その後、ＳＦ6 系エッチン
グガスを用いた反応性イオンエッチングにより分離溝４
の底部の酸化シリコン膜２をエッチングしてｐ- 基板１
の表面を露出させる（図８参照）。
ン膜７Ａを０．１μｍ形成する。次に、酸化シリコン膜
７上にコ−ティングしたレジスト１４をホトリソ工程に
より正方格子状に選択開口し、ＣＦ4 系エッチングガス
を用いたプラズマエッチングにより窒化シリコン膜７Ａ
を選択除去し、次にＨＦ系エッチング液を用いて酸化シ
リコン膜７を選択除去し、更にＳＦ6 系エッチングガス
を用いた反応性イオンエッチングによりｎ- コレクタ層
３２及びｎ+ 埋込コレクタ領域３１を垂直ドライエッチ
して酸化シリコン膜２に達する分離溝４を穿設し、分離
溝４により側面全周を区画分離される各半導体能動領域
３を形成する。その後、斜めイオン注入法を用いて分離
溝４の側面にリンを注入し、その後、ＳＦ6 系エッチン
グガスを用いた反応性イオンエッチングにより分離溝４
の底部の酸化シリコン膜２をエッチングしてｐ- 基板１
の表面を露出させる（図８参照）。
【００２０】次に、分離溝４の表面を酸化して、側面ア
イソレ−ション用の酸化シリコン膜５を形成すると同時
に、分離溝４の側壁部にイオン注入されたリンの活性化
を行なってｎ+ 接続領域３６を形成する。なお、ｎ+接
続領域３６は、ｎ+ 埋込コレクタ領域３１とｎ+ 表面コ
レクタ領域３５とを接続している。この時、分離溝４の
底部にはリンがイオン注入されていないので、薄い（通
常、０．５μｍ程度）酸化シリコン膜しか成長しない。
その後、ＣＦ4 ーＨ2 系エッチングガスを用いた反応性
イオンエッチングにより分離溝４の底部のこの薄い酸化
シリコン膜を除去して、ｐ- 基板１の表面を露出させる
（図９参照）。
イソレ−ション用の酸化シリコン膜５を形成すると同時
に、分離溝４の側壁部にイオン注入されたリンの活性化
を行なってｎ+ 接続領域３６を形成する。なお、ｎ+接
続領域３６は、ｎ+ 埋込コレクタ領域３１とｎ+ 表面コ
レクタ領域３５とを接続している。この時、分離溝４の
底部にはリンがイオン注入されていないので、薄い（通
常、０．５μｍ程度）酸化シリコン膜しか成長しない。
その後、ＣＦ4 ーＨ2 系エッチングガスを用いた反応性
イオンエッチングにより分離溝４の底部のこの薄い酸化
シリコン膜を除去して、ｐ- 基板１の表面を露出させる
（図９参照）。
【００２１】次に、ＬＰＣＶＤ法を用いてボロンドープ
のｐ+ ポリシリコンを堆積して、分離溝４を充分に穴埋
めするとともに多少、酸化シリコン膜７上に堆積し、そ
の上にレジスト（図示せず）をコ−ティングして表面を
平坦化し、このレジストとポリシリコンとのエッチング
速度がほぼ等しい組成のエッチングガス（例えばＣＦ 4
ーＨ2 系エッチングガス）により酸化シリコン膜７の表
面までポリシリコンをドライエッチングして、分離溝４
内のポリシリコンの表面と酸化シリコン膜７の表面とを
ほぼ同じレベルとし、その後、ポリシリコンの表面を酸
化して酸化シリコン膜１２を形成する。これによりｐ+
ポリシリコンからなる溝充填部６が形成される。次に、
前記窒化シリコン膜７Ａをドライエッチングにより除去
する。（図１０参照）。
のｐ+ ポリシリコンを堆積して、分離溝４を充分に穴埋
めするとともに多少、酸化シリコン膜７上に堆積し、そ
の上にレジスト（図示せず）をコ−ティングして表面を
平坦化し、このレジストとポリシリコンとのエッチング
速度がほぼ等しい組成のエッチングガス（例えばＣＦ 4
ーＨ2 系エッチングガス）により酸化シリコン膜７の表
面までポリシリコンをドライエッチングして、分離溝４
内のポリシリコンの表面と酸化シリコン膜７の表面とを
ほぼ同じレベルとし、その後、ポリシリコンの表面を酸
化して酸化シリコン膜１２を形成する。これによりｐ+
ポリシリコンからなる溝充填部６が形成される。次に、
前記窒化シリコン膜７Ａをドライエッチングにより除去
する。（図１０参照）。
【００２２】次に、酸化シリコン膜７を選択開口してコ
ンタクトホールを形成した後、電極配線８を形成し、図
１のバイポーラ集積回路が得られる。図１に示すこのバ
イポ−ラ集積回路では、互いに隣接する半導体能動領域
３、特にそのコレクタ接続領域３６が酸化シリコン膜５
を介してｐ+ ポリシリコンからなる溝充填部６に隣接
し、そしてこの溝充填部６が分離溝４の底部を貫通して
ｐ- 基板１に電気的に接続されているので、各コレクタ
接続領域３６の電位変動の影響は静電的に溝充填部６に
よりシ−ルドされ、隣接するコレクタ接続領域３６に影
響を与えないという優れた効果を奏することができる。
ンタクトホールを形成した後、電極配線８を形成し、図
１のバイポーラ集積回路が得られる。図１に示すこのバ
イポ−ラ集積回路では、互いに隣接する半導体能動領域
３、特にそのコレクタ接続領域３６が酸化シリコン膜５
を介してｐ+ ポリシリコンからなる溝充填部６に隣接
し、そしてこの溝充填部６が分離溝４の底部を貫通して
ｐ- 基板１に電気的に接続されているので、各コレクタ
接続領域３６の電位変動の影響は静電的に溝充填部６に
よりシ−ルドされ、隣接するコレクタ接続領域３６に影
響を与えないという優れた効果を奏することができる。
【００２３】なお当然のことながら、ｐ- 基板１には図
示しないコンタクト電極により一定の基板電位が付与さ
れている。 （第２実施例）本発明の他の実施例を図１１から図１５
に示す。但し、第１実施例と機能的に同一の要素には同
一符号を付す。
示しないコンタクト電極により一定の基板電位が付与さ
れている。 （第２実施例）本発明の他の実施例を図１１から図１５
に示す。但し、第１実施例と機能的に同一の要素には同
一符号を付す。
【００２４】図１５に示すこのバイポ−ラ集積回路は、
上記第１実施例のもの（図１参照）において、基板１を
ｎ型、溝充填部６をｎ+ 型とし、更に溝充填部６に接す
る基板１の表面にｎ+ 領域１９を形成したものである。
更にこの実施例の他の特徴は、これらｎ+ 領域１９、ｎ
+ 表面コレクタ領域３５、ｎ+ 接続領域３６及びｎ+ エ
ミッタ領域３４を同一のド−プ工程で形成する点にあ
る。
上記第１実施例のもの（図１参照）において、基板１を
ｎ型、溝充填部６をｎ+ 型とし、更に溝充填部６に接す
る基板１の表面にｎ+ 領域１９を形成したものである。
更にこの実施例の他の特徴は、これらｎ+ 領域１９、ｎ
+ 表面コレクタ領域３５、ｎ+ 接続領域３６及びｎ+ エ
ミッタ領域３４を同一のド−プ工程で形成する点にあ
る。
【００２５】以下、詳細構造及び製造工程を説明する。
まず、基板１の導電型をｎ型に代えて図６のベ−ス領域
３３形成まで実施した後、酸化シリコン膜７上にＬＰＣ
ＶＤ法を用いて窒化シリコン膜１７を約０．１μｍの厚
さに形成し、ｎ+ エミッタ予定領域、ｎ+ 表面コレクタ
予定領域及び分離溝予定領域上の窒化シリコン膜１７を
選択除去する（図１１参照）。
まず、基板１の導電型をｎ型に代えて図６のベ−ス領域
３３形成まで実施した後、酸化シリコン膜７上にＬＰＣ
ＶＤ法を用いて窒化シリコン膜１７を約０．１μｍの厚
さに形成し、ｎ+ エミッタ予定領域、ｎ+ 表面コレクタ
予定領域及び分離溝予定領域上の窒化シリコン膜１７を
選択除去する（図１１参照）。
【００２６】次に、レジスト１４を塗布した後、分離溝
予定領域上のレジスト１４だけを選択開口し（図１２参
照）、分離溝４を反応性イオンエッチングにより分離溝
４を穿設し、続いてレジストを除去した後、窒化シリコ
ン膜１７をマスクとして酸化シリコン膜７を除去する
（図１３参照）。次に、ド−パントとしてＰＯＣｌ3 を
用いて気相拡散によりエミッタ拡散及びトレンチの側壁
拡散を行ない、ｎ+ エミッタ領域３４、ｎ+ 表面コレク
タ領域３５及びｎ+ 接続領域３６、ｎ+ 領域１９を形成
するとともに、酸化して酸化シリコン膜１０を分離溝４
の側面、底部、及びｎ+ 表面コレクタ３５領域上に形成
する（図１４参照）。
予定領域上のレジスト１４だけを選択開口し（図１２参
照）、分離溝４を反応性イオンエッチングにより分離溝
４を穿設し、続いてレジストを除去した後、窒化シリコ
ン膜１７をマスクとして酸化シリコン膜７を除去する
（図１３参照）。次に、ド−パントとしてＰＯＣｌ3 を
用いて気相拡散によりエミッタ拡散及びトレンチの側壁
拡散を行ない、ｎ+ エミッタ領域３４、ｎ+ 表面コレク
タ領域３５及びｎ+ 接続領域３６、ｎ+ 領域１９を形成
するとともに、酸化して酸化シリコン膜１０を分離溝４
の側面、底部、及びｎ+ 表面コレクタ３５領域上に形成
する（図１４参照）。
【００２７】次に、第１実施例と同様に分離溝４の底部
の酸化シリコンを反応性イオンエッチングにより除去し
た後、ｎ+ ポリシリコンの堆積、穴埋め、平坦化により
溝充填部６を形成した後、溝充填部６の表面を酸化して
酸化シリコン膜１２を形成し、その後、コンタクトホ−
ルの開口、アルミを素材とする電極配線８を実行する
（図１５参照）。
の酸化シリコンを反応性イオンエッチングにより除去し
た後、ｎ+ ポリシリコンの堆積、穴埋め、平坦化により
溝充填部６を形成した後、溝充填部６の表面を酸化して
酸化シリコン膜１２を形成し、その後、コンタクトホ−
ルの開口、アルミを素材とする電極配線８を実行する
（図１５参照）。
【００２８】この実施例によれば、低抵抗化が容易なｎ
+ 溝充填部６を採用することができ、更にｎ+ 表面コレ
クタ領域３５及びｎ+ エミッタ領域３４のコンタクトホ
−ル周辺の酸化シリコン膜７を薄肉化できるので、アル
ミ配線８の段差切れを防止することもでき、更にｎ+ 不
純物ド−ピング工程を減らすこともできる。
+ 溝充填部６を採用することができ、更にｎ+ 表面コレ
クタ領域３５及びｎ+ エミッタ領域３４のコンタクトホ
−ル周辺の酸化シリコン膜７を薄肉化できるので、アル
ミ配線８の段差切れを防止することもでき、更にｎ+ 不
純物ド−ピング工程を減らすこともできる。
【図１】第１実施例の半導体装置を示す工程図である。
【図２】第１実施例の半導体装置を示す工程図である。
【図３】第１実施例の半導体装置を示す工程図である。
【図４】第１実施例の半導体装置を示す工程図である。
【図５】第１実施例の半導体装置を示す工程図である。
【図６】第１実施例の半導体装置を示す工程図である。
【図７】第１実施例の半導体装置を示す工程図である。
【図８】第１実施例の半導体装置を示す工程図である。
【図９】第１実施例の半導体装置を示す工程図である。
【図１０】第１実施例の半導体装置を示す工程図であ
る。
る。
【図１１】第１実施例の半導体装置を示す工程図であ
る。
る。
【図１２】第２実施例の半導体装置を示す工程図であ
る。
る。
【図１３】第２実施例の半導体装置を示す工程図であ
る。
る。
【図１４】第２実施例の半導体装置を示す工程図であ
る。
る。
【図１５】第２実施例の半導体装置を示す工程図であ
る。
る。
１はｐ- シリコン基板、２は埋込酸化シリコン層（埋込
絶縁層）、３は半導体能動領域、４は分離溝、５は酸化
シリコン膜（側壁絶縁膜）、６は溝充填部、
絶縁層）、３は半導体能動領域、４は分離溝、５は酸化
シリコン膜（側壁絶縁膜）、６は溝充填部、
Claims (1)
- 【請求項１】半導体基板と、該半導体基板表面に配設さ
れた埋込絶縁層と、該埋込絶縁層の表面に形成された半
導体層と、該半導体層の表面から前記埋込絶縁層までト
レンチされ前記半導体層を複数の半導体能動領域に分割
する分離溝と、該分離溝の表面に形成され前記半導体能
動領域の側面を絶縁分離する側壁絶縁膜と、前記分離溝
に充填された半導体からなる溝充填部と、前記各半導体
能動領域内に形成された半導体素子とを備える半導体装
置において、 前記溝充填部は前記半導体基板と同一導電型でかつ高導
電率を有するとともに、前記埋込絶縁層を貫通して前記
半導体基板に電気的に接続されることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30359991A JP3148766B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30359991A JP3148766B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144930A true JPH05144930A (ja) | 1993-06-11 |
| JP3148766B2 JP3148766B2 (ja) | 2001-03-26 |
Family
ID=17922942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30359991A Expired - Fee Related JP3148766B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148766B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745800A (ja) * | 1993-07-27 | 1995-02-14 | Nec Corp | Ｓｏｉ基板 |
| US5445988A (en) * | 1993-07-13 | 1995-08-29 | Siemens Aktiengesellschaft | Method for manufacturing a trench in a substrate for use in smart-power technology |
| DE19755134C1 (de) * | 1997-12-11 | 1999-03-25 | Siemens Ag | Halbleiter-Hochspannungsschalter |
| US6104078A (en) * | 1994-03-09 | 2000-08-15 | Denso Corporation | Design for a semiconductor device having elements isolated by insulating regions |
| US6429486B1 (en) | 1998-11-20 | 2002-08-06 | Nec Corporation | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
| JP2018503976A (ja) * | 2014-11-26 | 2018-02-08 | 日本テキサス・インスツルメンツ株式会社 | ディープトレンチ充填のためのポリサンドイッチ |
-
1991
- 1991-11-19 JP JP30359991A patent/JP3148766B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445988A (en) * | 1993-07-13 | 1995-08-29 | Siemens Aktiengesellschaft | Method for manufacturing a trench in a substrate for use in smart-power technology |
| JPH0745800A (ja) * | 1993-07-27 | 1995-02-14 | Nec Corp | Ｓｏｉ基板 |
| US6104078A (en) * | 1994-03-09 | 2000-08-15 | Denso Corporation | Design for a semiconductor device having elements isolated by insulating regions |
| DE19755134C1 (de) * | 1997-12-11 | 1999-03-25 | Siemens Ag | Halbleiter-Hochspannungsschalter |
| US6429486B1 (en) | 1998-11-20 | 2002-08-06 | Nec Corporation | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
| JP2018503976A (ja) * | 2014-11-26 | 2018-02-08 | 日本テキサス・インスツルメンツ株式会社 | ディープトレンチ充填のためのポリサンドイッチ |
| JP2021061432A (ja) * | 2014-11-26 | 2021-04-15 | 日本テキサス・インスツルメンツ合同会社 | ディープトレンチ充填のためのポリサンドイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3148766B2 (ja) | 2001-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |