JPH02268463A - 複合型半導体素子 - Google Patents
複合型半導体素子Info
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- JPH02268463A JPH02268463A JP1090218A JP9021889A JPH02268463A JP H02268463 A JPH02268463 A JP H02268463A JP 1090218 A JP1090218 A JP 1090218A JP 9021889 A JP9021889 A JP 9021889A JP H02268463 A JPH02268463 A JP H02268463A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、１’Ｖ及びＶＴＩ？に利用する電荷結合素子
、バイポーラ（Ｂｉｐｏｌａｒ）素子及びモス（Ｍｏｓ
）素子を備えた複合型半導体素子に関する。
、バイポーラ（Ｂｉｐｏｌａｒ）素子及びモス（Ｍｏｓ
）素子を備えた複合型半導体素子に関する。
（従来の技術）
ＴＶ及びＶＴＩ？に利用する複合型半導体素子は、電荷
結合素子からなる遅延線、電荷結合素子駆動回路、サン
プルアンドホールド（Ｓａｍｐｌｅ＆ＩＩｏｌｄ）回路
、出力回路及びクロックドライバー（Ｃ１ｏｃｋ Ｄｒ
ｉｖｅｒ）回路などをシリコン半導体基板にモノリシッ
ク（Ｍｏｎｏｌｙｔｈｉｃ）に形成したものが利用され
ている。
結合素子からなる遅延線、電荷結合素子駆動回路、サン
プルアンドホールド（Ｓａｍｐｌｅ＆ＩＩｏｌｄ）回路
、出力回路及びクロックドライバー（Ｃ１ｏｃｋ Ｄｒ
ｉｖｅｒ）回路などをシリコン半導体基板にモノリシッ
ク（Ｍｏｎｏｌｙｔｈｉｃ）に形成したものが利用され
ている。
しかし、最近では、低消費電力化に伴ってこの複合型半
導体素子のＣＭｏ５化が進められると共に、この複合型
半導体素子を搭載するＶＴＩ？の電源が９ｖから５ｖに
変更されることから同じように５ｖ化が図られている。
導体素子のＣＭｏ５化が進められると共に、この複合型
半導体素子を搭載するＶＴＩ？の電源が９ｖから５ｖに
変更されることから同じように５ｖ化が図られている。
このようなＣＭｏ５化した複合型半導体素子の概略を第
３図を参照して説明すると、Ｐ導電型のシリコン半導体
基板５０には、Ｐ−ｅｈ（Ｃｈａｎｎｅｌ）Ｍｏｓ ト
ランジスタ領域５１． Ｎ−Ｃｈ Ｍｏ５）ランジスタ
領域５２及び電荷結合素子領域５３をモノリシックに設
置して複合型半導体素子を構成している。図では、上記
各回路の周辺回路として設置されているＰ−Ｃｈ及びＮ
ｅｈＭｏｓ トランジスタ領域５１．５２以外は本発明
に１亘接関係がないので説明を省略する。
３図を参照して説明すると、Ｐ導電型のシリコン半導体
基板５０には、Ｐ−ｅｈ（Ｃｈａｎｎｅｌ）Ｍｏｓ ト
ランジスタ領域５１． Ｎ−Ｃｈ Ｍｏ５）ランジスタ
領域５２及び電荷結合素子領域５３をモノリシックに設
置して複合型半導体素子を構成している。図では、上記
各回路の周辺回路として設置されているＰ−Ｃｈ及びＮ
ｅｈＭｏｓ トランジスタ領域５１．５２以外は本発明
に１亘接関係がないので説明を省略する。
図から明らかなように、各素子間には、酸素を透過しな
い窒化珪素をバターニング（Ｐａｔｔｅｒｎｉｎｇ）し
て形成するマスク（Ｍａｓｋ）を利用して選択酸化層（
Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ’ ５ｉｌｉｃ
ｏｎいわゆるＬＯＣＯ８層）５４を形成するが、その設
置に先立ってシリコン半導体基板５０の表面付近には、
熱酸化膜５５を５００Ａ程度成長させる。
い窒化珪素をバターニング（Ｐａｔｔｅｒｎｉｎｇ）し
て形成するマスク（Ｍａｓｋ）を利用して選択酸化層（
Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ’ ５ｉｌｉｃ
ｏｎいわゆるＬＯＣＯ８層）５４を形成するが、その設
置に先立ってシリコン半導体基板５０の表面付近には、
熱酸化膜５５を５００Ａ程度成長させる。
Ｐ−ｃｂＭｏｓ ｈランジスタ領域５１の形成には、比
抵抗が１０Ω・Ｃｌ１１程度のＰ−ｆｅｌｌ領域５６を
レジスト（Ｒｅｓｉｓｔ）をマスクとするＢのイオン注
入により、また、Ｎ−ｃｌ＋ １ｄｏｓ トランジスタ
５２及び電荷結合素子領域５３の電極用として表面濃度
がほぼ１０”／ｃｃのＮ＋領域５７．５８を形成する。
抵抗が１０Ω・Ｃｌ１１程度のＰ−ｆｅｌｌ領域５６を
レジスト（Ｒｅｓｉｓｔ）をマスクとするＢのイオン注
入により、また、Ｎ−ｃｌ＋ １ｄｏｓ トランジスタ
５２及び電荷結合素子領域５３の電極用として表面濃度
がほぼ１０”／ｃｃのＮ＋領域５７．５８を形成する。
また、電荷結合素子領域５３には、このＮ＋領域５７の
外にゲート領域５９・・・を設置して、電荷結合素子領
域５３即ち遅延線素子として機能させる。
外にゲート領域５９・・・を設置して、電荷結合素子領
域５３即ち遅延線素子として機能させる。
図にあるように、複数のゲート領域５９・・・は、多結
晶シリコン層で構成しその中間にも第２ゲート多結晶シ
リコン層６０・・・を設けて遅延線素子を形成している
。
晶シリコン層で構成しその中間にも第２ゲート多結晶シ
リコン層６０・・・を設けて遅延線素子を形成している
。
（発明が解決しようとする課題）
このような腹合素子は、電荷結合素子をＮ−ｃｈＭｏｓ
）ランジスタとモノリシックに形成してまた、電源は
１２Ｖか９ｖ佳様であった。しかし、最近の低消費電力
化によりＣＭｏ５化が行われると共に、同時に使われる
他のバイポーラＩＣ（Ｉｎｔｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ）との電源を統一するために電源５Ｖ化が行われて
いる。
）ランジスタとモノリシックに形成してまた、電源は
１２Ｖか９ｖ佳様であった。しかし、最近の低消費電力
化によりＣＭｏ５化が行われると共に、同時に使われる
他のバイポーラＩＣ（Ｉｎｔｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ）との電源を統一するために電源５Ｖ化が行われて
いる。
その回路構成は、電荷結合素子である遅延線素子の外に
、上記のように電荷結合素子駆動回路、サンプルアンド
ホールド回路、出力回路及びクロックドライバー回路な
どの周辺回路をＭｏｓ ）ランジスタで構成しているが
、５■化すると、サンプルアンドホールド回路と出力回
路に設置されるオペアンプ（Ｏｐｅｒａｔｉｏｎ Ａｍ
ｐｌｉｆｉｅｒ）の直線性が悪化して歩留りが低下する
。電荷結合素子として設置する遅延線は、信号を遅らせ
る機能だけであり、信号処理は、はぼバイポーラＩＣで
行って電荷結合素子と別に作られていた。
、上記のように電荷結合素子駆動回路、サンプルアンド
ホールド回路、出力回路及びクロックドライバー回路な
どの周辺回路をＭｏｓ ）ランジスタで構成しているが
、５■化すると、サンプルアンドホールド回路と出力回
路に設置されるオペアンプ（Ｏｐｅｒａｔｉｏｎ Ａｍ
ｐｌｉｆｉｅｒ）の直線性が悪化して歩留りが低下する
。電荷結合素子として設置する遅延線は、信号を遅らせ
る機能だけであり、信号処理は、はぼバイポーラＩＣで
行って電荷結合素子と別に作られていた。
このように低電圧化されたＣ Ｍｏｓ回路では、例えば
Ｖｃｃ −５Ｖの時ＭＯ８）ランジスタの一直線領域が
１−１．４Ｖｐｐと狭く、動作点を決める抵抗値が所定
値よりはずれると、直線領域より外れて波形も歪み不良
となる。
Ｖｃｃ −５Ｖの時ＭＯ８）ランジスタの一直線領域が
１−１．４Ｖｐｐと狭く、動作点を決める抵抗値が所定
値よりはずれると、直線領域より外れて波形も歪み不良
となる。
更に、ＰＮ接合による分離でのアイソレイション（ｌ
ｓｏ ｆａｔ ｔｏｎ） リーク電流値は１Ｏ−１０
Ａであり、複合型半導体素子にとっては無視できない値
である。
ｓｏ ｆａｔ ｔｏｎ） リーク電流値は１Ｏ−１０
Ａであり、複合型半導体素子にとっては無視できない値
である。
本発明は、このよう事情により成されたもので、特に、
リニアアンプの直線性を改善して歩留り及び機能を飛躍
的に向上することを目的とする。
リニアアンプの直線性を改善して歩留り及び機能を飛躍
的に向上することを目的とする。
（課題を解決するための手段）
ある導電型の半導体基板と、この表面付近に形成する反
対導−電型の埋込領域と、ここに積層して形成する反対
導電型の気相成長層と、この気相成長層から半導体基板
に到達して設ける複数のトレンチ溝と、このトレンチｉ
Ｍに充填する多結晶層と、この多結晶層及び区分した気
相成長層間を電気的に分離する絶縁層と、区分した各気
相成長層に形成する電荷結合素子領域、バイポーラ素子
及びモス素子に本発明に係イっる複合型半導体素子の特
徴がある。
対導−電型の埋込領域と、ここに積層して形成する反対
導電型の気相成長層と、この気相成長層から半導体基板
に到達して設ける複数のトレンチ溝と、このトレンチｉ
Ｍに充填する多結晶層と、この多結晶層及び区分した気
相成長層間を電気的に分離する絶縁層と、区分した各気
相成長層に形成する電荷結合素子領域、バイポーラ素子
及びモス素子に本発明に係イっる複合型半導体素子の特
徴がある。
（作 用）
このようにトレンチ分離を採用した複合型半導体素子で
は、アイソレイション・リーク電流値は１Ｏ−１２Ａと
ＰＮ接合分離より少な（、しかもトレンチ分離の採用に
より熱処理時間をＰＮ接合分離より押えることができる
。従って、電荷結合素子とバイポーラ素子を複合化する
本発明に関わる素子では、埋込領域からのしみだしが抑
制でき、電荷結合素子に不可欠な電荷のトラップ（Ｔｒ
ａｐ）を所定の値で行うことができる。
は、アイソレイション・リーク電流値は１Ｏ−１２Ａと
ＰＮ接合分離より少な（、しかもトレンチ分離の採用に
より熱処理時間をＰＮ接合分離より押えることができる
。従って、電荷結合素子とバイポーラ素子を複合化する
本発明に関わる素子では、埋込領域からのしみだしが抑
制でき、電荷結合素子に不可欠な電荷のトラップ（Ｔｒ
ａｐ）を所定の値で行うことができる。
また、バイポーラトランジスタの直線領域は、Ｖｃｃ−
５Ｖの時３〜３．５ＶＩ）ｐとＣＭｏ５回路に比べて広
いので、動作点を決める抵抗値が多少はずれても直線領
域から外れない利点がある。
５Ｖの時３〜３．５ＶＩ）ｐとＣＭｏ５回路に比べて広
いので、動作点を決める抵抗値が多少はずれても直線領
域から外れない利点がある。
（実施例）
第１図及び第２図ａ −ｇを参照して本発明に係わる一
実施例を説明する。第１図は、Ｐ−ｃｈ（Ｃｂａｎｎｅ
ｌ） Ｍｏｓ ）ランジスタ領域１ 、 Ｎ−ｃｈ Ｍ
ｏｓ トランジスタ領域２、電荷結合素子領域３及びバ
イポーラＩＣ領域４をシリコン半導体堰板５にモノリシ
ックに形成した複合型半導体素子の断面図が１１′！ら
かにされ、第２図ａ −ｇには、その製造工程を断面図
により示した。
実施例を説明する。第１図は、Ｐ−ｃｈ（Ｃｂａｎｎｅ
ｌ） Ｍｏｓ ）ランジスタ領域１ 、 Ｎ−ｃｈ Ｍ
ｏｓ トランジスタ領域２、電荷結合素子領域３及びバ
イポーラＩＣ領域４をシリコン半導体堰板５にモノリシ
ックに形成した複合型半導体素子の断面図が１１′！ら
かにされ、第２図ａ −ｇには、その製造工程を断面図
により示した。
第２図ａ−ｇにより複合型半導体素子の製造プロセス（
Ｐｒｏｃｅｓｓ）を説明すると、第２図ａに明らかなよ
うにＰを１０１５／ｃｃ程度含有したＰ型シリコン半導
体基板５全面に、反対導電型のＮ＋＋純物領域６を表面
濃度１０１９／ｃｃ程度に形成後、Ｐを１０１６／ｃｃ
位含有するＮ−気相成長層７を３〜５μｍ堆積する。こ
の工程時には、Ｎ＋＋純物領域６に含有する不純物がＮ
−気相成長層７にもオートド−ピンク（Ａｕｔｏ Ｄｏ
ｐｐｌｎｇ） してＮ 不純物領域６がＮ−気相成長層
７に埋込まれ、いわゆるＮ＋＋込領域６（以後埋込領域
６と記載する）が完成する。
Ｐｒｏｃｅｓｓ）を説明すると、第２図ａに明らかなよ
うにＰを１０１５／ｃｃ程度含有したＰ型シリコン半導
体基板５全面に、反対導電型のＮ＋＋純物領域６を表面
濃度１０１９／ｃｃ程度に形成後、Ｐを１０１６／ｃｃ
位含有するＮ−気相成長層７を３〜５μｍ堆積する。こ
の工程時には、Ｎ＋＋純物領域６に含有する不純物がＮ
−気相成長層７にもオートド−ピンク（Ａｕｔｏ Ｄｏ
ｐｐｌｎｇ） してＮ 不純物領域６がＮ−気相成長層
７に埋込まれ、いわゆるＮ＋＋込領域６（以後埋込領域
６と記載する）が完成する。
この工程後、イオン注入する場所に孔が開けられた孔開
きレジスト層をマスクとするイオン注入工程によりＢを
導入後、活性化して比抵抗１０Ω・１程度のＰ−Ｗｅｌ
ｌ領域８，８を形成し、不要なレジストは勿論除去する
。ＰＪｅｌＩ領域８，８が設置されたＮ−気相成長層７
部分には、Ｎ−Ｃｈ Ｍｏｓ トランジスタ領域２及び
電荷結合素子領域３を設置する。
きレジスト層をマスクとするイオン注入工程によりＢを
導入後、活性化して比抵抗１０Ω・１程度のＰ−Ｗｅｌ
ｌ領域８，８を形成し、不要なレジストは勿論除去する
。ＰＪｅｌＩ領域８，８が設置されたＮ−気相成長層７
部分には、Ｎ−Ｃｈ Ｍｏｓ トランジスタ領域２及び
電荷結合素子領域３を設置する。
このＰ−Ｗｅｌｌ領域８，８の形成後、その表面を熱酸
化雰囲気にさらして、熱酸化膜９を全面に数百Ａ程度形
成後、選択酸化層１０・・・の形成工程に入る。
化雰囲気にさらして、熱酸化膜９を全面に数百Ａ程度形
成後、選択酸化層１０・・・の形成工程に入る。
即ち、酸素が透過しない窒化珪素層パターン（図示せず
）を、Ｐ−ｅｈ Ｍｏｓ トランジスタ領域１゜Ｎ−ｃ
ｈ Ｍｏｓ トランジスタ２及び電荷結合素子領域３に
残してバターニングして厚さ５ｏｏｏＡ〜１００ＯＯＡ
の選択酸化層１０・・・を形成して、分離領域またはフ
ィールド領域として機能させる（第２図す参照）。
）を、Ｐ−ｅｈ Ｍｏｓ トランジスタ領域１゜Ｎ−ｃ
ｈ Ｍｏｓ トランジスタ２及び電荷結合素子領域３に
残してバターニングして厚さ５ｏｏｏＡ〜１００ＯＯＡ
の選択酸化層１０・・・を形成して、分離領域またはフ
ィールド領域として機能させる（第２図す参照）。
電荷結合素子領域３には遅延線を形成するために、シリ
コン半導体基板５の表面に沿った距離を約１關と極めて
長くするのに対して、バイポーラＩＣ領域４におけるシ
リコン半導体基板５の表面に沿った距離は、はぼ１００
μｍに過ぎず、Ｐ−ｃｈ Ｍｏｓトランジスタ領域１と
、Ｎ−Ｃｈ Ｍｏｓ ）ランジスタ領域２の距離は当然
もっと短くする。
コン半導体基板５の表面に沿った距離を約１關と極めて
長くするのに対して、バイポーラＩＣ領域４におけるシ
リコン半導体基板５の表面に沿った距離は、はぼ１００
μｍに過ぎず、Ｐ−ｃｈ Ｍｏｓトランジスタ領域１と
、Ｎ−Ｃｈ Ｍｏｓ ）ランジスタ領域２の距離は当然
もっと短くする。
次に、トレンチ（Ｔｒｅｎｃｈ）溝１１・・・の形成工
程に移る。即ちＰ−Ｃｈ ＭＯＳ ）ランジス領域１
、 Ｎ−ａｈ Ｍｏｓ トランジスタ領域２、電荷結合
素子領域３及びバイポーラＩＣ領域４間に形成した分離
領域即ち選択酸化層１０・・・以外にレジストパターン
（図示せず）をリングラフィ（Ｌｓｏｇｒａｐｈｙ）技
術により重ねて形成後、方向によりエツチング速度が異
なるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ以後反応性イオン食刻法と記載する）工程をＣＩＩＰ
３により施して選択酸化層ｌＯ・・・除去する。次に、
レジストを剥離してから、選択酸化層１０・・・及び熱
酸化膜９をマスクとするＣＢｒＦ３などのガスを用いた
反応性イオン食刻法によりＮ−気相成長層７． Ｎ
埋込領域６を貫通し、更に、Ｐ型シリコン半導体基板５
に達するトレンチ溝１１・・・を形成する。その深さは
、最終工程においてＮ＋埋領領域６Ｐ型シリコン半導体
基板５間に形成されるＰＮ接合の深さより十分深くなけ
ればならない。
程に移る。即ちＰ−Ｃｈ ＭＯＳ ）ランジス領域１
、 Ｎ−ａｈ Ｍｏｓ トランジスタ領域２、電荷結合
素子領域３及びバイポーラＩＣ領域４間に形成した分離
領域即ち選択酸化層１０・・・以外にレジストパターン
（図示せず）をリングラフィ（Ｌｓｏｇｒａｐｈｙ）技
術により重ねて形成後、方向によりエツチング速度が異
なるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ以後反応性イオン食刻法と記載する）工程をＣＩＩＰ
３により施して選択酸化層ｌＯ・・・除去する。次に、
レジストを剥離してから、選択酸化層１０・・・及び熱
酸化膜９をマスクとするＣＢｒＦ３などのガスを用いた
反応性イオン食刻法によりＮ−気相成長層７． Ｎ
埋込領域６を貫通し、更に、Ｐ型シリコン半導体基板５
に達するトレンチ溝１１・・・を形成する。その深さは
、最終工程においてＮ＋埋領領域６Ｐ型シリコン半導体
基板５間に形成されるＰＮ接合の深さより十分深くなけ
ればならない。
このトレンチ溝１１・・・の露出面には、厚さ２０００
Ａ程度の酸化１１１１２を熱酸化法により形成して区分
けされたＮ″″気相成長層７部分の電気的に絶縁し、更
に、イオン注入工程によりＢイオンを垂直方向（Ｐ半導
体基板５の表面に直交する方向）に加速電圧１５０ｋｅ
Ｖドーズ（Ｄｏｓｅ） ｍ約Ｉ Ｘ Ｉ（］１５／ｃｄ
で注入後、１０００℃３０分程度不活性雰囲気中でアニ
ール（＾ｎｎｅａｌ）する。
Ａ程度の酸化１１１１２を熱酸化法により形成して区分
けされたＮ″″気相成長層７部分の電気的に絶縁し、更
に、イオン注入工程によりＢイオンを垂直方向（Ｐ半導
体基板５の表面に直交する方向）に加速電圧１５０ｋｅ
Ｖドーズ（Ｄｏｓｅ） ｍ約Ｉ Ｘ Ｉ（］１５／ｃｄ
で注入後、１０００℃３０分程度不活性雰囲気中でアニ
ール（＾ｎｎｅａｌ）する。
この結果、トレンチ溝１１・・・底部には、Ｎ＋型反転
防止用のチャンネルストッパー１３が形成される。
防止用のチャンネルストッパー１３が形成される。
更に、トレンチ溝１１・・・に多結晶珪素層１４を充填
するために、全面にデボ後、リングラフィ法を利用して
バターニングし、充填した多結晶珪素層１４の上面には
厚さ２０００Ａ程度の酸化膜１５を熱酸化法により設置
して区分されたＮ″″気相成長層７部分との電気的絶縁
性を確保する。
するために、全面にデボ後、リングラフィ法を利用して
バターニングし、充填した多結晶珪素層１４の上面には
厚さ２０００Ａ程度の酸化膜１５を熱酸化法により設置
して区分されたＮ″″気相成長層７部分との電気的絶縁
性を確保する。
更にまた、区分けされたＮ−気相成長層７には、上記の
ように清浄なゲート酸化膜が要る＆イＯ８構造素子を形
成するので、新たな熱酸化膜を形成してゲート酸化膜１
６として、第２図ｄに示す断面構造が得られる。
ように清浄なゲート酸化膜が要る＆イＯ８構造素子を形
成するので、新たな熱酸化膜を形成してゲート酸化膜１
６として、第２図ｄに示す断面構造が得られる。
ここから各素子の形成工程に移行する。即ち、バイポー
ラＩ Ｃｎ（１域４には、ＮＰＮ ＋−ランジスタ用の
ディープ（Ｄｃｃｐ）Ｎ領域１８を形成するので、３１
Ｐ＋を加速電圧５０ＫｅＶ ドーズ量５Ｘ１０１５ｃｍ
”の条件でイオン注入して表面濃度が１１）２°／Ｃ
Ｃ程度のディープＮ＋領域１８を、次に表面ｉＱ度力’
１０１６／ｃｃ程度のＢ含釘ベース領域１７をレジスト
をマスクとする公知のイオン注入法と活性化法により形
成する。また、電荷結合素子領域用の埋込みチャンネル
２１を３１Ｐ” １６０ＫｅＶ ＬＸ １０１３ｃｍ−
２のイオン注入法で形成する。
ラＩ Ｃｎ（１域４には、ＮＰＮ ＋−ランジスタ用の
ディープ（Ｄｃｃｐ）Ｎ領域１８を形成するので、３１
Ｐ＋を加速電圧５０ＫｅＶ ドーズ量５Ｘ１０１５ｃｍ
”の条件でイオン注入して表面濃度が１１）２°／Ｃ
Ｃ程度のディープＮ＋領域１８を、次に表面ｉＱ度力’
１０１６／ｃｃ程度のＢ含釘ベース領域１７をレジスト
をマスクとする公知のイオン注入法と活性化法により形
成する。また、電荷結合素子領域用の埋込みチャンネル
２１を３１Ｐ” １６０ＫｅＶ ＬＸ １０１３ｃｍ−
２のイオン注入法で形成する。
それからＭｏｓ素子用として、Ｐ−ｃｌ＋ Ｍｏｓ ト
ランジス領域１ 、 Ｎ−ｃｂ Ｍｏｓ トランジスタ
領域２及び電荷結合素子領域３には、多結晶珪素層を全
面にデボ後、公知のりソグラフィ技術によるパターニン
グ処理により第２図ｅにあるような１ｓｔゲ一ト多結晶
層１９を形成後、９００°Ｃ−１０００°Ｃの酸化工程
を実施して表面に酸化膜２０を被覆する。次に、この電
荷結合素子領域３に１ｓｔゲ一ト多結晶層１９と酸化膜
２０をマスクとしてＢをイオン注入して表面濃度が１０
１６／ｅｅ程度の遅延素子用バリアインプラ領域２１Ａ
を形成する。史に、２ｎｄケ−１・用多結晶珪素層を全
面にデボ後、やはり公知のＰＥＰｃ〕ｈｏｔ。
ランジス領域１ 、 Ｎ−ｃｂ Ｍｏｓ トランジスタ
領域２及び電荷結合素子領域３には、多結晶珪素層を全
面にデボ後、公知のりソグラフィ技術によるパターニン
グ処理により第２図ｅにあるような１ｓｔゲ一ト多結晶
層１９を形成後、９００°Ｃ−１０００°Ｃの酸化工程
を実施して表面に酸化膜２０を被覆する。次に、この電
荷結合素子領域３に１ｓｔゲ一ト多結晶層１９と酸化膜
２０をマスクとしてＢをイオン注入して表面濃度が１０
１６／ｅｅ程度の遅延素子用バリアインプラ領域２１Ａ
を形成する。史に、２ｎｄケ−１・用多結晶珪素層を全
面にデボ後、やはり公知のＰＥＰｃ〕ｈｏｔ。
Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）技術によりバタ
ーニングして２ｎｄゲ一ト多結晶珪素層２２を形成し、
更に酸化膜２３を被覆する。この形成後には、不純物導
入・拡散工程を施して各素子を完成する。
ーニングして２ｎｄゲ一ト多結晶珪素層２２を形成し、
更に酸化膜２３を被覆する。この形成後には、不純物導
入・拡散工程を施して各素子を完成する。
即ち、Ｎ−ｃｌ＋ Ｍｏｓ トランジスタ領域２．電６
：ｆ結合索ｒ領域３及びハイボー５ＩＣ領域４にＮ型不
純物Ｐをイオン注入するために、各領域に公知のＰＥＰ
工程を実施して、第２図ｆから分かるようにゲート酸化
膜１６に窓を設置後、選択酸化１層１ｏや、１ｓｔ及び
２１】ｄゲート多結晶珪素層１９．２２を被覆する酸化
膜２０．２３をマスクとするイオン注入上程により、表
面り農度か１０２１／ｃｅ程度のＮ＋型鎮域２４・・を
形成する。
：ｆ結合索ｒ領域３及びハイボー５ＩＣ領域４にＮ型不
純物Ｐをイオン注入するために、各領域に公知のＰＥＰ
工程を実施して、第２図ｆから分かるようにゲート酸化
膜１６に窓を設置後、選択酸化１層１ｏや、１ｓｔ及び
２１】ｄゲート多結晶珪素層１９．２２を被覆する酸化
膜２０．２３をマスクとするイオン注入上程により、表
面り農度か１０２１／ｃｅ程度のＮ＋型鎮域２４・・を
形成する。
更にまた、上記二［程と同様に、Ｐ−ｃｈ Ｍｏｓ ｌ
・ランジス領域１に設置したゲート酸化：ＩＡｌ ａに
窓を公知のＰＥＰ工程により形成後、選択酸化膜１ｏや
、 １ｓｔ及び２ｎｄゲ一ト多結晶珪素層１９．２２を
被覆する酸化膜２０．２３をマスクとするイオン注入工
程により表面濃度が１０１９／ｃｃ程度のＢを含有する
Ｐ型領域２５・・・を形成する。各領域へのイオン注入
工程後熱熱処理による活性化工程を減るのは常法通りで
ある。
・ランジス領域１に設置したゲート酸化：ＩＡｌ ａに
窓を公知のＰＥＰ工程により形成後、選択酸化膜１ｏや
、 １ｓｔ及び２ｎｄゲ一ト多結晶珪素層１９．２２を
被覆する酸化膜２０．２３をマスクとするイオン注入工
程により表面濃度が１０１９／ｃｃ程度のＢを含有する
Ｐ型領域２５・・・を形成する。各領域へのイオン注入
工程後熱熱処理による活性化工程を減るのは常法通りで
ある。
この結果、Ｐ−ｃｈ Ｍｏｓ トランジス、Ｎ−ａｈ
Ｍｏｓ トランジスタ、電荷結合素子である遅延線素子
及びバイポーラＩＣか製造されるが、第２図ｇに明らか
なように、更に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ ＤｅｐｏｓｉＬ！ｏｎ）層２にのデポ、コンタク
トＰＥＰ（図示せず）、配線層２７としてＡｇまたは１
７合金（Ａｊ７−９ｉ、 ＡＮ−３ｔ−Ｃｕ）のスパフ
タリング（Ｓｐａｔｔｅｒｉｎｇ）、 ＡｇまたはＡｇ
合金ｐｔ：ｐ 、オン（Ｏｎ）ＡＮ ＰＳＧ（Ｐｈｏ
ｓｐｈｕｒＳｉｌｉｅａｔｅ Ｇｌａｓｓ） （図示
せず）、更にＰａｄ （図示せず）ｌ）ＥＰの各工程
を公知の手法により行って、Ｍｏｓ素子、電荷結合素子
及びバイポーラＩＣを複合化した半導体素ｒを完成する
。
Ｍｏｓ トランジスタ、電荷結合素子である遅延線素子
及びバイポーラＩＣか製造されるが、第２図ｇに明らか
なように、更に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ ＤｅｐｏｓｉＬ！ｏｎ）層２にのデポ、コンタク
トＰＥＰ（図示せず）、配線層２７としてＡｇまたは１
７合金（Ａｊ７−９ｉ、 ＡＮ−３ｔ−Ｃｕ）のスパフ
タリング（Ｓｐａｔｔｅｒｉｎｇ）、 ＡｇまたはＡｇ
合金ｐｔ：ｐ 、オン（Ｏｎ）ＡＮ ＰＳＧ（Ｐｈｏ
ｓｐｈｕｒＳｉｌｉｅａｔｅ Ｇｌａｓｓ） （図示
せず）、更にＰａｄ （図示せず）ｌ）ＥＰの各工程
を公知の手法により行って、Ｍｏｓ素子、電荷結合素子
及びバイポーラＩＣを複合化した半導体素ｒを完成する
。
本発明に係わる段台型半導体装置は、電荷結合素子とバ
イポーラＩＣをＰ−シリコン゛［１導体基板に積層した
Ｎ気相成長層にトレンチ溝を設置することにより分離す
る方法を採って１チツプ（Ｃｈｉｐ）化した。この素子
は、Ｐ分離方式に比べて熱処理が少なくてすみ、Ｎ＋埋
込領域のしみだし瓜を押えることかできるので、電荷が
トラップ（Ｔｒａｐ）でき所定の特性をもった電荷結合
素子が得られると」（に、バイポーラＩＣに形成される
ＮＰＮ ｌ−ランジスタの耐圧が確保できる。
イポーラＩＣをＰ−シリコン゛［１導体基板に積層した
Ｎ気相成長層にトレンチ溝を設置することにより分離す
る方法を採って１チツプ（Ｃｈｉｐ）化した。この素子
は、Ｐ分離方式に比べて熱処理が少なくてすみ、Ｎ＋埋
込領域のしみだし瓜を押えることかできるので、電荷が
トラップ（Ｔｒａｐ）でき所定の特性をもった電荷結合
素子が得られると」（に、バイポーラＩＣに形成される
ＮＰＮ ｌ−ランジスタの耐圧が確保できる。
また、従来のＣＭｏ５構造の電荷結合素子内部のサンプ
ルホールド回路と、出力回路を構成するオペアンプをバ
イポーラ素子により構成したので、直線性が改廃されダ
イソータ歩留りを９０％以上に確保することができた。
ルホールド回路と、出力回路を構成するオペアンプをバ
イポーラ素子により構成したので、直線性が改廃されダ
イソータ歩留りを９０％以上に確保することができた。
更にまた、電ｆ８ｆ結合素子とバイポーラ１ｃをモノリ
シンクに形成することができたので、ＶＴＩ＜の信号処
理システムの簡略化、’ｒｖムービーカメラ（λ１゜ｖ
ｉａ Ｃａｍｅｒａ）の応用も可能となる利点がある。
シンクに形成することができたので、ＶＴＩ＜の信号処
理システムの簡略化、’ｒｖムービーカメラ（λ１゜ｖ
ｉａ Ｃａｍｅｒａ）の応用も可能となる利点がある。
第１図は、本発明に係イっる１勺合型半導体素子の要部
断面図、第２図ａ −ｇは、この素子の製造工程を示す
断面図、第３図は、従来のＣλｔｏｓ構造の電荷結合素
子を備えた複合型半導体素子の概略断面間である。 １ ・＝Ｐ−ｃｂ Ｍｏ５ＰｌシＴ領域２ ・Ｎ−ｅｈ
Ｍｏ５ＰＥＴ領域 ３・・電荷結合素子領域 ４・・バイポーラＩＣ領域 ５・・・シリコン半導体基板 ６・・埋込領域 ７・・・気相成長層８・・・
Ｐ−４ａｌ ｌ領域 ９・・・熱酸化膜ＩＯ・・
・選択酸化層 １１・・・トレンチ溝１２、１５
．２０．２３・・・酸化膜 １３・チャンネルストッパ １４・・・多結晶珪素層 １６・・・ゲート酸化膜
１７・・・ベース領域 １８・・・ディープＮ＋
領域１９、２２・・・ゲート多結晶珪素層 ２４・・Ｎ＋型領領域 ２５・・・Ｐ壁領域２６・
・・ＣＶＤ層 ２７・・配線層代理人 弁理
士 大 胡 典 夫 第 図 （この２） 渠 コ 図
断面図、第２図ａ −ｇは、この素子の製造工程を示す
断面図、第３図は、従来のＣλｔｏｓ構造の電荷結合素
子を備えた複合型半導体素子の概略断面間である。 １ ・＝Ｐ−ｃｂ Ｍｏ５ＰｌシＴ領域２ ・Ｎ−ｅｈ
Ｍｏ５ＰＥＴ領域 ３・・電荷結合素子領域 ４・・バイポーラＩＣ領域 ５・・・シリコン半導体基板 ６・・埋込領域 ７・・・気相成長層８・・・
Ｐ−４ａｌ ｌ領域 ９・・・熱酸化膜ＩＯ・・
・選択酸化層 １１・・・トレンチ溝１２、１５
．２０．２３・・・酸化膜 １３・チャンネルストッパ １４・・・多結晶珪素層 １６・・・ゲート酸化膜
１７・・・ベース領域 １８・・・ディープＮ＋
領域１９、２２・・・ゲート多結晶珪素層 ２４・・Ｎ＋型領領域 ２５・・・Ｐ壁領域２６・
・・ＣＶＤ層 ２７・・配線層代理人 弁理
士 大 胡 典 夫 第 図 （この２） 渠 コ 図
Claims (1)
- ある導電型の半導体基板と、この表面付近に形成する反
対導電型の埋込領域と、ここに積層して形成する反対電
電型の気相成長層と、この気相成長層から半導体基板に
かけて設ける複数のトレンチ溝と、このトレンチ溝に充
填する多結晶層と、この多結晶層及び区分けした気相成
長層間を電気的に分離する絶縁層と、区分けした気相成
長層に形成する電荷結合素子領域、バイポーラ素子領域
及びモス素子領域を具備することを特徴とする複合型半
導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090218A JPH02268463A (ja) | 1989-04-10 | 1989-04-10 | 複合型半導体素子 |
| KR1019900004894A KR900017182A (ko) | 1989-04-10 | 1990-04-10 | 복합형 반도체소자 |
| EP19900106870 EP0392468A3 (en) | 1989-04-10 | 1990-04-10 | Composite type semiconductor device having electric isolation layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090218A JPH02268463A (ja) | 1989-04-10 | 1989-04-10 | 複合型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268463A true JPH02268463A (ja) | 1990-11-02 |
Family
ID=13992347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090218A Pending JPH02268463A (ja) | 1989-04-10 | 1989-04-10 | 複合型半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0392468A3 (ja) |
| JP (1) | JPH02268463A (ja) |
| KR (1) | KR900017182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426667B1 (en) | 1998-12-07 | 2002-07-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Bidirectional analog switch using two bipolar junction transistors which are both reverse connected or operating in the reverse or inverse mode |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380273B1 (ko) * | 2001-04-24 | 2003-04-18 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| ES2179781B1 (es) | 2001-06-12 | 2003-11-16 | Kao Corp Sa | Aditivos que previenen el apelmazamiento y la humectacion de los fertilizantes nitrogenados. |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US31260A (en) * | 1861-01-29 | Clothes-bbiee | ||
| US4536945A (en) * | 1983-11-02 | 1985-08-27 | National Semiconductor Corporation | Process for producing CMOS structures with Schottky bipolar transistors |
| JPS62277745A (ja) * | 1986-05-27 | 1987-12-02 | Toshiba Corp | 半導体集積回路 |
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-10 JP JP1090218A patent/JPH02268463A/ja active Pending
-
1990
- 1990-04-10 EP EP19900106870 patent/EP0392468A3/en not_active Withdrawn
- 1990-04-10 KR KR1019900004894A patent/KR900017182A/ko not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426667B1 (en) | 1998-12-07 | 2002-07-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Bidirectional analog switch using two bipolar junction transistors which are both reverse connected or operating in the reverse or inverse mode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900017182A (ko) | 1990-11-15 |
| EP0392468A2 (en) | 1990-10-17 |
| EP0392468A3 (en) | 1992-07-08 |
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