JPH05145019A - 集積回路 - Google Patents
集積回路Info
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- JPH05145019A JPH05145019A JP30207591A JP30207591A JPH05145019A JP H05145019 A JPH05145019 A JP H05145019A JP 30207591 A JP30207591 A JP 30207591A JP 30207591 A JP30207591 A JP 30207591A JP H05145019 A JPH05145019 A JP H05145019A
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- Japan
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- 238000003745 diagnosis Methods 0.000 claims abstract description 8
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000002405 diagnostic procedure Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 故障診断試験を内部回路毎に正常値と反転値
を出力させるために別々の値を入力することなく正常値
の入力のみで診断できる試験用回路を具備した集積回路
の提供。 【構成】 診断用テスト入力が印加されるテスト用入力
ピンと、該テスト入力によって、全内部回路の正常な出
力値が反転される反転回路３０1 ，３０2 ・・を有す
る。また、反転された出力が内部回路ごとにタイミング
を変えて出力される手段も含まれる。また、全ての内部
回路がスキャンパスで接続されている場合、内部回路相
互間毎に設けられ、前段の内部回路のスキャンアウトの
値と診断用テスト入力１０２を入力すると反転回路３０
1 ，３０2 ・・を有する。さらに、スキャンパスで接続
された前記各内部回路の出力を遅延回路５０1 ，５０2
・・を介してイネーブル信号で出力のタイミングを制御
する回路が設けられているものもある。
を出力させるために別々の値を入力することなく正常値
の入力のみで診断できる試験用回路を具備した集積回路
の提供。 【構成】 診断用テスト入力が印加されるテスト用入力
ピンと、該テスト入力によって、全内部回路の正常な出
力値が反転される反転回路３０1 ，３０2 ・・を有す
る。また、反転された出力が内部回路ごとにタイミング
を変えて出力される手段も含まれる。また、全ての内部
回路がスキャンパスで接続されている場合、内部回路相
互間毎に設けられ、前段の内部回路のスキャンアウトの
値と診断用テスト入力１０２を入力すると反転回路３０
1 ，３０2 ・・を有する。さらに、スキャンパスで接続
された前記各内部回路の出力を遅延回路５０1 ，５０2
・・を介してイネーブル信号で出力のタイミングを制御
する回路が設けられているものもある。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路に関し、特
に、回路の故障診断テスト用回路に関するものである。
に、回路の故障診断テスト用回路に関するものである。
【０００２】
【従来の技術】従来、この種の集積回路の故障診断テス
トでは、入力ピンに入力するテスト信号値を反転し、論
理回路を動作させて、出力ピンを出力し、その出力信号
値と期待値を照合することにより、回路の故障診断を行
なっていた。また、全レジスタをスキャンパスでつな
ぎ、スキャンイン、スキャンアウトによりテストパター
ンを１つずつレジスタに設定していき、レジスタの値を
変化させて出力ピンに出力し、その値と期待値を照合す
ることにより、回路の故障診断テストを行なっていた。
トでは、入力ピンに入力するテスト信号値を反転し、論
理回路を動作させて、出力ピンを出力し、その出力信号
値と期待値を照合することにより、回路の故障診断を行
なっていた。また、全レジスタをスキャンパスでつな
ぎ、スキャンイン、スキャンアウトによりテストパター
ンを１つずつレジスタに設定していき、レジスタの値を
変化させて出力ピンに出力し、その値と期待値を照合す
ることにより、回路の故障診断テストを行なっていた。
【０００３】
【発明が解決しようとする課題】上述した従来の集積回
路では、入力ピンに入力するテスト信号を反転させて、
内部回路を動作させ、その出力を期待値と比較照合して
いたが、内部回路全部の動作を各出力ピンに反映させる
のは、非常に困難であるという問題がある。また、故障
診断を行なう際に、スキャンパスを用いてレジスタの値
をセットする場合、全レジスタのテストパターンを入力
するのに非常に時間がかかり、また、出力ピンが同時動
作する場合があり、不正なデータが出力されるという問
題がある。本発明の目的は、故障診断試験を内部回路毎
に正常値と反転値を出力させるために別々に値を入力す
ることなく正常値の入力のみで診断できる集積回路を提
供することである。
路では、入力ピンに入力するテスト信号を反転させて、
内部回路を動作させ、その出力を期待値と比較照合して
いたが、内部回路全部の動作を各出力ピンに反映させる
のは、非常に困難であるという問題がある。また、故障
診断を行なう際に、スキャンパスを用いてレジスタの値
をセットする場合、全レジスタのテストパターンを入力
するのに非常に時間がかかり、また、出力ピンが同時動
作する場合があり、不正なデータが出力されるという問
題がある。本発明の目的は、故障診断試験を内部回路毎
に正常値と反転値を出力させるために別々に値を入力す
ることなく正常値の入力のみで診断できる集積回路を提
供することである。
【０００４】
【課題を解決するための手段】本発明の集積回路は、故
障診断テスト時にテスト入力が印加されるテスト用入力
ピンと、テスト用入力ピンに印加されるテスト入力の値
により、診断対象の各内部回路の出力信号を反転させる
手段を有している。
障診断テスト時にテスト入力が印加されるテスト用入力
ピンと、テスト用入力ピンに印加されるテスト入力の値
により、診断対象の各内部回路の出力信号を反転させる
手段を有している。
【０００５】また、各内部回路の出力信号を反転させる
手段が、各内部回路に設けられており、かつ、内部回路
の出力とテスト入力とを入力とする反転回路であるも
の、およびその反転回路に入力されるテスト入力が内部
回路毎に、逐次タイミングを変えてそれぞれの反転回路
に入力されるものも含まれる。
手段が、各内部回路に設けられており、かつ、内部回路
の出力とテスト入力とを入力とする反転回路であるも
の、およびその反転回路に入力されるテスト入力が内部
回路毎に、逐次タイミングを変えてそれぞれの反転回路
に入力されるものも含まれる。
【０００６】また、各内部回路の出力信号を反転させる
手段が、全ての内部回路を接続しているスキャンパスの
全内部回路相互の間ごとに設けられており、該手段の前
段にある内部回路のスキャンアウトの値を反転してその
後段にある内部回路へスキャンインさせるものも含まれ
る。
手段が、全ての内部回路を接続しているスキャンパスの
全内部回路相互の間ごとに設けられており、該手段の前
段にある内部回路のスキャンアウトの値を反転してその
後段にある内部回路へスキャンインさせるものも含まれ
る。
【０００７】また、各内部回路からの出力に対するイネ
ーブル信号が印加されるイネーブル入力ピンと、該イネ
ーブル入力ピンに接続されており、各内部回路毎の出力
に対する送出タイミングを順次変える手段を有するもの
も含まれる。
ーブル信号が印加されるイネーブル入力ピンと、該イネ
ーブル入力ピンに接続されており、各内部回路毎の出力
に対する送出タイミングを順次変える手段を有するもの
も含まれる。
【０００８】
【作用】各内部回路の出力側に反転回路が設けられてお
り、診断用のテスト入力に反転用の信号を印加すること
により正常の出力が反転されるので、各内部回路毎に反
転信号をあらためて入力することなく全内部回路の出力
反転試験を行なうことができる。さらに遅延回路の挿入
により内部回路毎に順次出力ができ、同時動作を防止す
ることができる。
り、診断用のテスト入力に反転用の信号を印加すること
により正常の出力が反転されるので、各内部回路毎に反
転信号をあらためて入力することなく全内部回路の出力
反転試験を行なうことができる。さらに遅延回路の挿入
により内部回路毎に順次出力ができ、同時動作を防止す
ることができる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は、本発明の集積回路の第１の実施例
のブロック図である。
のブロック図である。
【００１１】この集積回路００１は、複数のレジスタ２
０1 ，２０2 と、演算器２１と、選択回路２３と、論理
ゲート回路２５を有し、レジスタ２０1 と演算器２１
は、それらからの各出力を入力とし選択回路制御入力１
０１により制御される選択回路２３に接続されている。
また、選択回路２３と、レジスタ２０2 と、論理ゲート
回路２５のそれぞれの出力側は、診断用テスト入力１０
２を他方の入力とする反転回路３０1 ，３０2 ，・・，
３０n の入力側に接続され、その出力側が出力ピン４０
1 ，４０2 ，・・，４０n に接続されている。通常は、
診断用テスト入力１０２を、０クランプしておき、各内
部回路の値をそのまま出力ピンへ出力する。診断モード
時は、診断用テスト入力１０２の値を“１”にすること
によって、各論理回路の出力ピン４０1 ，４０2 ，・
・，４０n へ反転して出力する。
０1 ，２０2 と、演算器２１と、選択回路２３と、論理
ゲート回路２５を有し、レジスタ２０1 と演算器２１
は、それらからの各出力を入力とし選択回路制御入力１
０１により制御される選択回路２３に接続されている。
また、選択回路２３と、レジスタ２０2 と、論理ゲート
回路２５のそれぞれの出力側は、診断用テスト入力１０
２を他方の入力とする反転回路３０1 ，３０2 ，・・，
３０n の入力側に接続され、その出力側が出力ピン４０
1 ，４０2 ，・・，４０n に接続されている。通常は、
診断用テスト入力１０２を、０クランプしておき、各内
部回路の値をそのまま出力ピンへ出力する。診断モード
時は、診断用テスト入力１０２の値を“１”にすること
によって、各論理回路の出力ピン４０1 ，４０2 ，・
・，４０n へ反転して出力する。
【００１２】この時、各内部回路２３，２０2 ，２５の
入力値を変化せずに反転回路３０1，３０2 ，・・，３
０n によって、出力ピン４０1 ，４０2 ，・・，４０n
における出力値を変化させることができ、この出力値を
期待値と照合すれば、各論理回路と出力ピンの接続に関
する故障を検出することができる。
入力値を変化せずに反転回路３０1，３０2 ，・・，３
０n によって、出力ピン４０1 ，４０2 ，・・，４０n
における出力値を変化させることができ、この出力値を
期待値と照合すれば、各論理回路と出力ピンの接続に関
する故障を検出することができる。
【００１３】図２は、本発明の集積回路の第２の実施例
のブロック図である。
のブロック図である。
【００１４】この集積回路００２は、複数のレジスタ２
０1 ，２０2 と、演算器２１と、選択回路２３と、論理
ゲート回路２５を有し、レジスタ２０1 と演算器２１
は、各出力を入力とし選択回路制御入力１０１により制
御される選択回路２３に接続されている。また、選択回
路２３と、レジスタ２０2 と、論理ゲート回路２５の出
力は、それらの回路の各出力と診断用テスト入力１０２
を他方の入力とする反転回路３０1 ，３０2 ，・・，３
０n の入力側に接続され、その出力側が出力ピン４０
1 ，４０2 ，・・，４０n に接続されている。また、診
断用テスト入力は、遅延回路５０1 ，５０2 ，・・，５
０n-1 を介して、順次、次の反転回路へ接続されてい
る。通常は、診断用テスト入力１０２を、０クランプし
ておき、各内部回路の値をそのまま出力ピンへ出力す
る。診断モード時は、診断用テスト入力１０２の値を
“１”にすると遅延回路によって、少しずつ遅れて反転
回路に入力され、各内部回路の値は、出力ピンへ反転さ
れて出力する。
０1 ，２０2 と、演算器２１と、選択回路２３と、論理
ゲート回路２５を有し、レジスタ２０1 と演算器２１
は、各出力を入力とし選択回路制御入力１０１により制
御される選択回路２３に接続されている。また、選択回
路２３と、レジスタ２０2 と、論理ゲート回路２５の出
力は、それらの回路の各出力と診断用テスト入力１０２
を他方の入力とする反転回路３０1 ，３０2 ，・・，３
０n の入力側に接続され、その出力側が出力ピン４０
1 ，４０2 ，・・，４０n に接続されている。また、診
断用テスト入力は、遅延回路５０1 ，５０2 ，・・，５
０n-1 を介して、順次、次の反転回路へ接続されてい
る。通常は、診断用テスト入力１０２を、０クランプし
ておき、各内部回路の値をそのまま出力ピンへ出力す
る。診断モード時は、診断用テスト入力１０２の値を
“１”にすると遅延回路によって、少しずつ遅れて反転
回路に入力され、各内部回路の値は、出力ピンへ反転さ
れて出力する。
【００１５】この時、各内部回路２３，２０2 ，２５へ
の入力値を変化せずに反転回路３０ 1 ，３０2 ，・・，
３０n によって、出力ピン４０1 ，４０2 ，・・，４０
n における出力値を変化させることができ、この出力値
を期待値と照合すれば、各論理回路と出力ピンの接続に
関する故障を検出することができる。
の入力値を変化せずに反転回路３０ 1 ，３０2 ，・・，
３０n によって、出力ピン４０1 ，４０2 ，・・，４０
n における出力値を変化させることができ、この出力値
を期待値と照合すれば、各論理回路と出力ピンの接続に
関する故障を検出することができる。
【００１６】図３は、本発明の集積回路の第３の実施例
のブロック図である。
のブロック図である。
【００１７】この集積回路００３はスキャンパス１０４
により、接続されている複数のレジスタ２０1 ，２０
2 ，・・，２０n を有し、各レジスタ間のスキャンパス
には、前段の位置にあるレジスタのスキャンアウト出力
と診断用テスト入力１０２を入力とする反転回路３０
1 ，３０2 ，・・，３０n-1 が設けられており、その出
力側がそれぞれの次段のレジスタのスキャンイン入力へ
接続されており、各レジスタの出力は、出力ピン４０
1 ，４０2 ，・・，４０n を介して出力される。通常
は、診断用テスト入力１０２を、０クランプしておき、
前段のレジスタの値をそのまま次段のレジスタへスキャ
ンイン入力する。診断モード時は、診断用テスト入力１
０２の値を“１”にすることによって、前段のレジスタ
の値を反転して次段のレジスタへスキャインする。
により、接続されている複数のレジスタ２０1 ，２０
2 ，・・，２０n を有し、各レジスタ間のスキャンパス
には、前段の位置にあるレジスタのスキャンアウト出力
と診断用テスト入力１０２を入力とする反転回路３０
1 ，３０2 ，・・，３０n-1 が設けられており、その出
力側がそれぞれの次段のレジスタのスキャンイン入力へ
接続されており、各レジスタの出力は、出力ピン４０
1 ，４０2 ，・・，４０n を介して出力される。通常
は、診断用テスト入力１０２を、０クランプしておき、
前段のレジスタの値をそのまま次段のレジスタへスキャ
ンイン入力する。診断モード時は、診断用テスト入力１
０２の値を“１”にすることによって、前段のレジスタ
の値を反転して次段のレジスタへスキャインする。
【００１８】この時、スキャンパスを１レジスタ分動か
せば、各レジスタ２０1 ，２０2 ，・・，２０n の値
は、さらに反転された値が、次段のレジスタへスキャン
イン入力される。
せば、各レジスタ２０1 ，２０2 ，・・，２０n の値
は、さらに反転された値が、次段のレジスタへスキャン
イン入力される。
【００１９】これで、出力ピン４０1 ，４０2 ，・・，
４０n の値を変化させることができ、この出力値を期待
値と照合すれば、各レジスタの故障およびレジスタと出
力ピンの接続に関する故障を検出することができる。
４０n の値を変化させることができ、この出力値を期待
値と照合すれば、各レジスタの故障およびレジスタと出
力ピンの接続に関する故障を検出することができる。
【００２０】図４は、本発明の集積回路の第４の実施例
のブロック図である。
のブロック図である。
【００２１】この集積回路００４はスキャンパス１０４
により、接続されている複数のレジスタ２０1 ，２０
2 ，・・，２０n を有し、各レジスタ間のスキャンパス
は、各レジスタ間のスキャンアウト出力と診断用テスト
入力１０２を他方の入力とする反転回路３０1 ，３０
2 ，・・，３０n-1 の入力側に接続され、その出力側が
次段のレジスタのスキャンイン入力へ接続されており、
各レジスタの出力は、イネーブル入力１０３が“１”の
時に、出力ピン４０1 ，４０2 ，・・，４０n を介して
出力される。通常は、診断用テスト入力１０２を、０ク
ランプしておき、前段のレジスタの値をそのまま次段の
レジスタへスキャンイン入力する。診断モード時は、診
断用テスト入力１０２の値を“１”にすることによっ
て、前段のレジスタの値を反転して次段のレジスタにス
キャインする。
により、接続されている複数のレジスタ２０1 ，２０
2 ，・・，２０n を有し、各レジスタ間のスキャンパス
は、各レジスタ間のスキャンアウト出力と診断用テスト
入力１０２を他方の入力とする反転回路３０1 ，３０
2 ，・・，３０n-1 の入力側に接続され、その出力側が
次段のレジスタのスキャンイン入力へ接続されており、
各レジスタの出力は、イネーブル入力１０３が“１”の
時に、出力ピン４０1 ，４０2 ，・・，４０n を介して
出力される。通常は、診断用テスト入力１０２を、０ク
ランプしておき、前段のレジスタの値をそのまま次段の
レジスタへスキャンイン入力する。診断モード時は、診
断用テスト入力１０２の値を“１”にすることによっ
て、前段のレジスタの値を反転して次段のレジスタにス
キャインする。
【００２２】この時、スキャンパスを１レジスタ分動か
せば、各レジスタ２０1 ，２０2 ，・・，２０n の値
は、さらに反転された値が、次段のレジスタへスキャン
イン入力される。
せば、各レジスタ２０1 ，２０2 ，・・，２０n の値
は、さらに反転された値が、次段のレジスタへスキャン
イン入力される。
【００２３】これで、イネーブル入力１０３を“１”に
すれば遅延回路５０1 ，５０2 ，・・，５０n-1 によ
り、少しずつ遅れて出力ピン４０1 ，４０2 ，・・，４
０n に出力される。この出力値を期待値と照合すれば、
各レジスタの故障およびレジスタと出力ピンの接続に関
する故障を検出することができる。
すれば遅延回路５０1 ，５０2 ，・・，５０n-1 によ
り、少しずつ遅れて出力ピン４０1 ，４０2 ，・・，４
０n に出力される。この出力値を期待値と照合すれば、
各レジスタの故障およびレジスタと出力ピンの接続に関
する故障を検出することができる。
【００２４】
【発明の効果】以上説明したように本発明は、反転回路
を設け、出力信号を制御することによって、全ての出力
ピンについて、同時に出力ピンの値をセットすることが
できるので、目的の出力ピンへ反転出力させるための入
力の変更にかかる時間の短縮ができ、内部回路と出力ピ
ンの接続のテストにおける効率の向上を図ることがで
き、また、遅延回路を設けることにより、全ての出力ピ
ンについて、同時動作なしに出力ピンへの出力時間を変
化させることができ、また、スキャンパスによるレジス
タへのデータの入出力において、スキャンパス上内部回
路相互間に反転回路を挿入しスキャン値を前段のスキャ
ンアウト値を反転した値とする制御によって、全てのレ
ジスタについて、同時に前段レジスタの反転値をセット
することができるので、レジスタへのデータの設定にか
かる時間が短縮でき、さらに、遅延回路を介したイネー
ブル信号により出力させる回路を有し、レジスタの出力
イネーブルのタイミングを制御することによって、全て
の出力ピンについて、同時動作することなく出力ピンへ
の出力時間を変化させることができ、回路のテストにお
ける効率の向上を図ることができる効果がある。
を設け、出力信号を制御することによって、全ての出力
ピンについて、同時に出力ピンの値をセットすることが
できるので、目的の出力ピンへ反転出力させるための入
力の変更にかかる時間の短縮ができ、内部回路と出力ピ
ンの接続のテストにおける効率の向上を図ることがで
き、また、遅延回路を設けることにより、全ての出力ピ
ンについて、同時動作なしに出力ピンへの出力時間を変
化させることができ、また、スキャンパスによるレジス
タへのデータの入出力において、スキャンパス上内部回
路相互間に反転回路を挿入しスキャン値を前段のスキャ
ンアウト値を反転した値とする制御によって、全てのレ
ジスタについて、同時に前段レジスタの反転値をセット
することができるので、レジスタへのデータの設定にか
かる時間が短縮でき、さらに、遅延回路を介したイネー
ブル信号により出力させる回路を有し、レジスタの出力
イネーブルのタイミングを制御することによって、全て
の出力ピンについて、同時動作することなく出力ピンへ
の出力時間を変化させることができ、回路のテストにお
ける効率の向上を図ることができる効果がある。
【図１】本発明の集積回路の第１の実施例のブロック図
である。
である。
【図２】本発明の集積回路の第２の実施例のブロック図
である。
である。
【図３】本発明の集積回路の第３の実施例のブロック図
である。
である。
【図４】本発明の集積回路の第４の実施例のブロック図
である。
である。
００１ 集積回路 ００２ 集積回路 ００３ 集積回路 ００４ 集積回路 ２０1 ，２０2 ，・・，２０n レジスタ ２１ 演算器 ２３ 選択回路 ２５ 論理回路 ３０1 ，３０2 ，・・，３０n 反転回路 ４０1 ，４０2 ，・・，４０n 出力ピン ５０1 ，５０2 ，・・，５０n-1 遅延回路 １０１ 選択回路制御入力 １０２ 診断用テスト入力 １０３ イネーブル信号 １０４ スキャンパス
Claims (5)
- 【請求項１】 複数のレジスタと、複数の選択回路と複
数の論理演算回路を内部回路として構成されており、複
数の信号が入力され複数の出力信号を出力する集積回路
において、 故障診断テスト時にテスト入力が印加されるテスト用入
力ピンと、 テスト用入力ピンに印加されるテスト入力の値により、
診断対象の各内部回路の出力信号を反転させる手段を有
することを特徴とする集積回路。 - 【請求項２】 各内部回路の出力信号を反転させる手段
が、各内部回路に設けられており、かつ、内部回路の出
力とテスト入力とを入力とする反転回路である請求項１
記載の集積回路。 - 【請求項３】 反転回路に入力されるテスト入力が内部
回路毎に、逐次タイミングを変えてそれぞれの反転回路
に入力される請求項２記載の集積回路。 - 【請求項４】 各内部回路の出力信号を反転させる手段
が、全ての内部回路を接続しているスキャンパスの全内
部回路相互の間ごとに設けられており、該手段の前段に
ある内部回路のスキャンアウトの値を反転してその後段
にある内部回路へスキャンインさせる請求項１記載の集
積回路。 - 【請求項５】 請求項４記載の集積回路において、 各内部回路からの出力に対するイネーブル信号が印加さ
れるイネーブル入力ピンと、 該イネーブル入力ピンに接続されており、各内部回路毎
の出力に対するイネーブル信号の送出タイミングを順次
変える手段を有することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30207591A JPH05145019A (ja) | 1991-11-18 | 1991-11-18 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30207591A JPH05145019A (ja) | 1991-11-18 | 1991-11-18 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145019A true JPH05145019A (ja) | 1993-06-11 |
Family
ID=17904620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30207591A Pending JPH05145019A (ja) | 1991-11-18 | 1991-11-18 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145019A (ja) |
-
1991
- 1991-11-18 JP JP30207591A patent/JPH05145019A/ja active Pending
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