JPH05145376A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPH05145376A JPH05145376A JP32805391A JP32805391A JPH05145376A JP H05145376 A JPH05145376 A JP H05145376A JP 32805391 A JP32805391 A JP 32805391A JP 32805391 A JP32805391 A JP 32805391A JP H05145376 A JPH05145376 A JP H05145376A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0219—Compensation of undesirable effects, e.g. quantisation noise, overflow
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【目的】本発明はデイジタルフイルタにおいて、再現性
を向上させるものである。 【構成】入力信号に対してデイザ信号を加算し、当該加
算結果を量子化する際に下位所定ビツト数を丸めるよう
にしたことにより、微小信号がもつている情報を欠落さ
せずにフイルタ出力信号を形成することができ、かくし
て一段と再現性が良いデイジタルフイルタを実現でき
る。
を向上させるものである。 【構成】入力信号に対してデイザ信号を加算し、当該加
算結果を量子化する際に下位所定ビツト数を丸めるよう
にしたことにより、微小信号がもつている情報を欠落さ
せずにフイルタ出力信号を形成することができ、かくし
て一段と再現性が良いデイジタルフイルタを実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明はデイジタルフイルタに関
し、特に微小信号の情報の欠落をできる限り小さくする
ようにしたものである。
し、特に微小信号の情報の欠落をできる限り小さくする
ようにしたものである。
【０００２】
【従来の技術】従来、図７に示すように、デイジタルフ
イルタ１として、フイルタ処理回路２、内部処理回路３
及び出力処理回路４を例えばＬＳＩ（大規模集積回路）
のチツプ内に構成したものが提案されている。フイルタ
処理回路２は、複数段例えば８段のシフトレジスタ１１
〜１８の初段のシフトレジスタ１１に、入力端子２０を
通じて、例えばアナログオーデイオ信号を所定のサンプ
リング周波数でサンプリングしてなるデータ入力信号Ｓ
ＩＮが入力される。
イルタ１として、フイルタ処理回路２、内部処理回路３
及び出力処理回路４を例えばＬＳＩ（大規模集積回路）
のチツプ内に構成したものが提案されている。フイルタ
処理回路２は、複数段例えば８段のシフトレジスタ１１
〜１８の初段のシフトレジスタ１１に、入力端子２０を
通じて、例えばアナログオーデイオ信号を所定のサンプ
リング周波数でサンプリングしてなるデータ入力信号Ｓ
ＩＮが入力される。
【０００３】シフトレジスタ１１〜１８は、データ入力
信号ＳＩＮのサンプリング周波数と等しい周波数を有す
るクロツク信号によつてシフト動作し、かくして各段の
シフトレジスタ１１〜１８の出力端に得られる遅延出力
Ｓ１〜Ｓ８がフイルタ係数乗算回路２１〜２８において
フイルタ係数ｈ１〜ｈ８と乗算される。
信号ＳＩＮのサンプリング周波数と等しい周波数を有す
るクロツク信号によつてシフト動作し、かくして各段の
シフトレジスタ１１〜１８の出力端に得られる遅延出力
Ｓ１〜Ｓ８がフイルタ係数乗算回路２１〜２８において
フイルタ係数ｈ１〜ｈ８と乗算される。
【０００４】フイルタ係数乗算回路２１〜２８の乗算出
力Ｓ１１〜Ｓ１８は量子化回路３１〜３８において量子
化処理された後、アキユムレータ３９に与えられる。ア
キユムレータ３９は量子化回路３１〜３８の量子化デー
タＳ２１〜Ｓ２８をアキユムレータ３９の加算回路４１
〜４７において順次加算し、かくして加算回路４７の加
算出力Ｓ４１がフイルタ処理回路２のフイルタ出力とし
て内部処理回路３に送出される。
力Ｓ１１〜Ｓ１８は量子化回路３１〜３８において量子
化処理された後、アキユムレータ３９に与えられる。ア
キユムレータ３９は量子化回路３１〜３８の量子化デー
タＳ２１〜Ｓ２８をアキユムレータ３９の加算回路４１
〜４７において順次加算し、かくして加算回路４７の加
算出力Ｓ４１がフイルタ処理回路２のフイルタ出力とし
て内部処理回路３に送出される。
【０００５】かくしてフイルタ処理回路２はＦＩＲデイ
ジタルフイルタを形成し、次式
ジタルフイルタを形成し、次式
【数１】 によつて表わされるように、入力時系列データＸｉ−ｊ
とインパルス応答の畳み込みによつて出力時系列データ
Ｙｉが得られる。ここでｈｊ（ｊ＝０〜７）はフイルタ
係数、Ｎはタツプ数（図７の場合Ｎ＝８）である。
とインパルス応答の畳み込みによつて出力時系列データ
Ｙｉが得られる。ここでｈｊ（ｊ＝０〜７）はフイルタ
係数、Ｎはタツプ数（図７の場合Ｎ＝８）である。
【０００６】
【発明が解決しようとする課題】ところが、図７の従来
のデイジタルフイルタ１は、実際上ＬＳＩ（大規模集積
回路）のチツプ内に構成されたとき、図８に示すような
機能的構成に従つて、量子化処理をする際に得られる量
子化データの語長を必要に応じて語長制限するようにな
されている。
のデイジタルフイルタ１は、実際上ＬＳＩ（大規模集積
回路）のチツプ内に構成されたとき、図８に示すような
機能的構成に従つて、量子化処理をする際に得られる量
子化データの語長を必要に応じて語長制限するようにな
されている。
【０００７】すなわち、フイルタ処理回路２において、
フイルタ係数用乗算器ＭＬＴ（２１〜２８）において入
力データＤ（Ｓ１〜Ｓ８）と係数データＤ（ｈ１〜ｈ
８）とを乗算することにより得られる乗算結果データＤ
（Ｓ１１〜Ｓ１８）は量子化回路ＱＮＴ１（３１〜３
８）において量子化された後、アキユムレータＡＣＭ
（４１〜４７）において累積加算される。
フイルタ係数用乗算器ＭＬＴ（２１〜２８）において入
力データＤ（Ｓ１〜Ｓ８）と係数データＤ（ｈ１〜ｈ
８）とを乗算することにより得られる乗算結果データＤ
（Ｓ１１〜Ｓ１８）は量子化回路ＱＮＴ１（３１〜３
８）において量子化された後、アキユムレータＡＣＭ
（４１〜４７）において累積加算される。
【０００８】当該累積加算結果データＤ（Ｓ３１）は内
部処理回路３の量子化回路ＱＮＴ２において量子化され
た後内部バスＩＮＢに送られ、当該内部バスＩＮＢを介
して得られる出力データＤ（ＯＵＴ）が出力処理回路４
の量子化回路ＱＮＴ３において量子化された後外部ハー
ドウエアＯＨＷに送出される。
部処理回路３の量子化回路ＱＮＴ２において量子化され
た後内部バスＩＮＢに送られ、当該内部バスＩＮＢを介
して得られる出力データＤ（ＯＵＴ）が出力処理回路４
の量子化回路ＱＮＴ３において量子化された後外部ハー
ドウエアＯＨＷに送出される。
【０００９】ここで各量子化回路ＱＮＴ１（３１〜３
８）、ＱＮＴ２及びＱＮＴ３はそれぞれ乗算結果データ
Ｄ（Ｓ１１〜Ｓ１８）、累積加算結果データＤ（Ｓ３
１）及び出力データＤ（ＯＵＴ）のビツト数を後段の処
理回路の許容ビツト数に適合させるために語長制限処理
をする。
８）、ＱＮＴ２及びＱＮＴ３はそれぞれ乗算結果データ
Ｄ（Ｓ１１〜Ｓ１８）、累積加算結果データＤ（Ｓ３
１）及び出力データＤ（ＯＵＴ）のビツト数を後段の処
理回路の許容ビツト数に適合させるために語長制限処理
をする。
【００１０】例えば第１の量子化回路ＱＮＴ１（３１〜
３８）においては乗算結果データＤ（Ｓ１１〜Ｓ１８）
として高い精度のデータを得るために、アキユムレータ
ＡＣＭ（４１〜４７）の許容入力ビツト数より大きいビ
ツト数の結果を得るような演算をすると共に、量子化回
路ＱＮＴ１において所定の下位ビツト数について四捨五
入又は切捨て処理をすることによつてアキユムレータＡ
ＣＭ（４１〜４７）の入力許容ビツト数に適合させるよ
うな語長制限をする。
３８）においては乗算結果データＤ（Ｓ１１〜Ｓ１８）
として高い精度のデータを得るために、アキユムレータ
ＡＣＭ（４１〜４７）の許容入力ビツト数より大きいビ
ツト数の結果を得るような演算をすると共に、量子化回
路ＱＮＴ１において所定の下位ビツト数について四捨五
入又は切捨て処理をすることによつてアキユムレータＡ
ＣＭ（４１〜４７）の入力許容ビツト数に適合させるよ
うな語長制限をする。
【００１１】このアキユムレータＡＣＭ（４１〜４７）
は多数の入力信号について累積加算動作をすることによ
り、演算結果データＤ（Ｓ３１）のビツト数が内部バス
ＩＮＢの入力許容ビツト数より大きくなる。第２の量子
化回路ＱＮＴ２は当該演算結果データＤ（Ｓ３１）の所
定の下位ビツト数について四捨五入又は切捨て処理をす
ることにより内部バスＩＮＢの入力許容ビツト数に語長
制限をする。
は多数の入力信号について累積加算動作をすることによ
り、演算結果データＤ（Ｓ３１）のビツト数が内部バス
ＩＮＢの入力許容ビツト数より大きくなる。第２の量子
化回路ＱＮＴ２は当該演算結果データＤ（Ｓ３１）の所
定の下位ビツト数について四捨五入又は切捨て処理をす
ることにより内部バスＩＮＢの入力許容ビツト数に語長
制限をする。
【００１２】かくして内部バスＩＮＢを通じて得られる
出力データＤ（ＯＵＴ）のビツト数が外部ハードウエア
ＯＨＷの許容ビツト数より大きくなつたとき、第３の量
子化回路ＱＮＴ３は出力データＤ（ＯＵＴ）の所定の下
位ビツト数についてデータを四捨五入又は切捨て処理を
することにより、外部ハードウエアＯＨＷの許容ビツト
数に語長制限をする。
出力データＤ（ＯＵＴ）のビツト数が外部ハードウエア
ＯＨＷの許容ビツト数より大きくなつたとき、第３の量
子化回路ＱＮＴ３は出力データＤ（ＯＵＴ）の所定の下
位ビツト数についてデータを四捨五入又は切捨て処理を
することにより、外部ハードウエアＯＨＷの許容ビツト
数に語長制限をする。
【００１３】このように従来のデイジタルフイルタをＬ
ＳＩ内に構成する場合、必要に応じて各量子化回路ＱＮ
Ｔ１、ＱＮＴ２及びＱＮＴ３においてデータを四捨五入
又は切り捨てる処理をすることにより量子化データを丸
める必要があり、当該丸め処理のために微小信号の情報
が量子化回路ＱＮＴ１、ＱＮＴ２又はＱＮＴ３において
量子化処理がされるたびに欠落して行く問題がある。
ＳＩ内に構成する場合、必要に応じて各量子化回路ＱＮ
Ｔ１、ＱＮＴ２及びＱＮＴ３においてデータを四捨五入
又は切り捨てる処理をすることにより量子化データを丸
める必要があり、当該丸め処理のために微小信号の情報
が量子化回路ＱＮＴ１、ＱＮＴ２又はＱＮＴ３において
量子化処理がされるたびに欠落して行く問題がある。
【００１４】例えば図９に示すようにアキユムレータＡ
ＣＭ（４１〜４７）の演算結果データＤ（Ｓ３１）が24
ビツトの語長をもつ微小な正弦波信号であり、この正弦
波信号を量子化回路ＱＮＴ２において量子化処理をする
際に、内部バスＩＮＢの許容ビツト数に適合させるため
20ビツトに語長制限をしようとする場合、量子化レベル
Ｌ１及びＬ２について四捨五入処理をすると、量子化デ
ータＤ（ＱＮＴ１）１は破線で示すように「０」レベル
を中心として累積演算結果データＤ（Ｓ３１）の周期で
矩形波状に変化を呈するようになる。
ＣＭ（４１〜４７）の演算結果データＤ（Ｓ３１）が24
ビツトの語長をもつ微小な正弦波信号であり、この正弦
波信号を量子化回路ＱＮＴ２において量子化処理をする
際に、内部バスＩＮＢの許容ビツト数に適合させるため
20ビツトに語長制限をしようとする場合、量子化レベル
Ｌ１及びＬ２について四捨五入処理をすると、量子化デ
ータＤ（ＱＮＴ１）１は破線で示すように「０」レベル
を中心として累積演算結果データＤ（Ｓ３１）の周期で
矩形波状に変化を呈するようになる。
【００１５】これに対して量子化回路ＱＮＴ２において
切捨て処理をすると、量子化回路ＱＮＴ２の量子化デー
タＤ（ＱＮＴ２）２は実線で示すように「０」レベルよ
り低い信号レベルに中点がオフセツトした矩形波形の変
化を呈するようになる。
切捨て処理をすると、量子化回路ＱＮＴ２の量子化デー
タＤ（ＱＮＴ２）２は実線で示すように「０」レベルよ
り低い信号レベルに中点がオフセツトした矩形波形の変
化を呈するようになる。
【００１６】このように従来のデイジタルフイルタは、
データを量子化する際に四捨五入処理又は切捨て処理に
よつて語長制限をする場合には、ほぼ正弦波形状を有す
る量子化前の微小信号に対して、当該微小信号に含まれ
ている情報が欠落することにより波形が矩形波になつた
り、レベルシフトしたりするような再現性の劣化が生ず
る問題がある。
データを量子化する際に四捨五入処理又は切捨て処理に
よつて語長制限をする場合には、ほぼ正弦波形状を有す
る量子化前の微小信号に対して、当該微小信号に含まれ
ている情報が欠落することにより波形が矩形波になつた
り、レベルシフトしたりするような再現性の劣化が生ず
る問題がある。
【００１７】本発明は以上の点を考慮してなされたもの
で、語長制限によつて生ずる微小信号の情報の欠落を一
段と軽減し得るようにしたデイジタルフイルタを提案し
ようとするものである。
で、語長制限によつて生ずる微小信号の情報の欠落を一
段と軽減し得るようにしたデイジタルフイルタを提案し
ようとするものである。
【００１８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、乗算回路２１〜２８においてデー
タ入力信号Ｄ（Ｓ１〜Ｓ８）に基づいてシフトレジスタ
１１〜１８の各段から得られる遅延出力Ｓ１〜Ｓ８にフ
イルタ係数ｈ１〜ｈ８を乗算した後、量子化回路３１〜
３８において量子化及び語長制限をし、続いて累積加算
回路３９において累積加算することによりフイルタ出力
Ｓ３１を得るようになされたデイジタルフイルタ５１に
おいて、乗算回路２１〜２８の後段にデイザ加算回路６
１〜６８を設け、当該デイザ加算回路６１〜６８の乗算
出力に対してデイザ信号ＤＺ１を加算し、当該加算出力
Ｓ４１〜Ｓ４８を量子化回路３１〜３８に与えるように
する。
め本発明においては、乗算回路２１〜２８においてデー
タ入力信号Ｄ（Ｓ１〜Ｓ８）に基づいてシフトレジスタ
１１〜１８の各段から得られる遅延出力Ｓ１〜Ｓ８にフ
イルタ係数ｈ１〜ｈ８を乗算した後、量子化回路３１〜
３８において量子化及び語長制限をし、続いて累積加算
回路３９において累積加算することによりフイルタ出力
Ｓ３１を得るようになされたデイジタルフイルタ５１に
おいて、乗算回路２１〜２８の後段にデイザ加算回路６
１〜６８を設け、当該デイザ加算回路６１〜６８の乗算
出力に対してデイザ信号ＤＺ１を加算し、当該加算出力
Ｓ４１〜Ｓ４８を量子化回路３１〜３８に与えるように
する。
【００１９】
【作用】量子化回路３１〜３８において量子化処理をす
る際に、デイザ加算回路６１〜６８によつてデイザ信号
ＤＺ１を加算するようにしたことにより、デイザ信号Ｄ
Ｚ１を量子化した後下位の所定ビツト数を切捨て処理又
は四捨五入処理をしたとしても、量子化データには入力
信号の微小信号がもつている情報が残るようになる。か
くして再現性が優れたデイジタルフイルタを容易に実現
し得る。
る際に、デイザ加算回路６１〜６８によつてデイザ信号
ＤＺ１を加算するようにしたことにより、デイザ信号Ｄ
Ｚ１を量子化した後下位の所定ビツト数を切捨て処理又
は四捨五入処理をしたとしても、量子化データには入力
信号の微小信号がもつている情報が残るようになる。か
くして再現性が優れたデイジタルフイルタを容易に実現
し得る。
【００２０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２１】図７との対応部分に同一符号を付して示す
図１において、デイジタルフイルタ５１はフイルタ処理
回路５２、内部処理回路５３及び出力処理回路５４を順
次縦続接続した構成を有する。
図１において、デイジタルフイルタ５１はフイルタ処理
回路５２、内部処理回路５３及び出力処理回路５４を順
次縦続接続した構成を有する。
【００２２】フイルタ処理回路５２は図７のフイルタ処
理回路２のフイルタ係数乗算回路２１〜２８の出力端
に、デイザ加算回路６１〜６８を介挿したと同様の構成
を有し、これによりフイルタ処理回路２のオーデイオ入
力データに対してデイザデータＤＺ１を加算するように
なされている。
理回路２のフイルタ係数乗算回路２１〜２８の出力端
に、デイザ加算回路６１〜６８を介挿したと同様の構成
を有し、これによりフイルタ処理回路２のオーデイオ入
力データに対してデイザデータＤＺ１を加算するように
なされている。
【００２３】これと同時に内部処理回路５３及び出力処
理回路５４にはそれぞれデイザ加算回路７１及び７２が
設けられ、これにより内部処理回路５３及び出力処理回
路５４の入力データに対してデイザデータＤＺ２及びＤ
Ｚ３をそれぞれ加算するようになされている。
理回路５４にはそれぞれデイザ加算回路７１及び７２が
設けられ、これにより内部処理回路５３及び出力処理回
路５４の入力データに対してデイザデータＤＺ２及びＤ
Ｚ３をそれぞれ加算するようになされている。
【００２４】ここでデイザデータＤＺ１、ＤＺ２及びＤ
Ｚ３は図２に示すように、デイザ加算回路６１〜６８、
７１及び７２の入力データと比較して所定の振幅、例え
ば下位４ビツトに相当する最大振幅及び所定の周波数範
囲内の周波数をもつと共に、振幅及び周波数分布がラン
ダムに変化するノイズで構成されている。図１のデイジ
タルフイルタ５１は、フイルタ処理回路５２、内部処理
回路５３及び出力処理回路５４においてそれぞれ図３に
示すような処理を実行する。
Ｚ３は図２に示すように、デイザ加算回路６１〜６８、
７１及び７２の入力データと比較して所定の振幅、例え
ば下位４ビツトに相当する最大振幅及び所定の周波数範
囲内の周波数をもつと共に、振幅及び周波数分布がラン
ダムに変化するノイズで構成されている。図１のデイジ
タルフイルタ５１は、フイルタ処理回路５２、内部処理
回路５３及び出力処理回路５４においてそれぞれ図３に
示すような処理を実行する。
【００２５】デイジタルフイルタ処理回路５２は、乗算
器ＭＬＴ（２１〜２８）において16ビツトの入力データ
Ｄ（Ｓ１〜Ｓ８）に対して係数データＤ（ｈ１〜ｈ８）
を乗算する。かくして乗算結果データＤ（Ｓ１１〜Ｓ１
８）が得られ、これがデイザ加算回路ＡＤＤ１（６１〜
６８）において４ビツトのデイザデータＤＺ１が加算さ
れて量子化回路ＱＮＴ１に供給される。
器ＭＬＴ（２１〜２８）において16ビツトの入力データ
Ｄ（Ｓ１〜Ｓ８）に対して係数データＤ（ｈ１〜ｈ８）
を乗算する。かくして乗算結果データＤ（Ｓ１１〜Ｓ１
８）が得られ、これがデイザ加算回路ＡＤＤ１（６１〜
６８）において４ビツトのデイザデータＤＺ１が加算さ
れて量子化回路ＱＮＴ１に供給される。
【００２６】ここで量子化回路ＱＮＴ１は、アキユムレ
ータＡＣＭ（４１〜４７）が所定ビツト数の語長を有す
ることに基づいて、下位４ビツトを切捨て処理した量子
化データＤ（ＱＮＴ１）をアキユムレータＡＣＭ（４１
〜４７）に供給する。
ータＡＣＭ（４１〜４７）が所定ビツト数の語長を有す
ることに基づいて、下位４ビツトを切捨て処理した量子
化データＤ（ＱＮＴ１）をアキユムレータＡＣＭ（４１
〜４７）に供給する。
【００２７】ここでデイザデータＤＺ１は図２について
上述したように下位４ビツトの最大振幅をもつので、入
力データＤ（Ｓ１〜Ｓ８）の値が０のとき（すなわち無
信号時）デイザ加算回路ＡＤＤ１（６１〜６８）からは
デイザデータＤＺ１だけが量子化回路ＱＮＴ１に供給さ
れることにより、量子化回路ＱＮＴ１は図４に示すよう
に、下位４ビツトが切捨て処理される際に、オフセツト
が発生することにより、最下位ビツトの１ビツト幅のノ
イズがアキユムレータＡＣＭ（４１〜４７）に供給され
る。
上述したように下位４ビツトの最大振幅をもつので、入
力データＤ（Ｓ１〜Ｓ８）の値が０のとき（すなわち無
信号時）デイザ加算回路ＡＤＤ１（６１〜６８）からは
デイザデータＤＺ１だけが量子化回路ＱＮＴ１に供給さ
れることにより、量子化回路ＱＮＴ１は図４に示すよう
に、下位４ビツトが切捨て処理される際に、オフセツト
が発生することにより、最下位ビツトの１ビツト幅のノ
イズがアキユムレータＡＣＭ（４１〜４７）に供給され
る。
【００２８】ところがこの状態において入力データＤ
（Ｓ１〜Ｓ８）として、図９について上述したように、
フルスケールから−115 〔dB〕の100〔Hz〕の正弦波信
号が供給されると、デイザ加算回路ＡＤＤ１（６１〜６
８）の出力端には、図５に示すように、デイザデータ信
号ＤＺ１を微小正弦波信号によつて変調したと同様の波
形を得る。
（Ｓ１〜Ｓ８）として、図９について上述したように、
フルスケールから−115 〔dB〕の100〔Hz〕の正弦波信
号が供給されると、デイザ加算回路ＡＤＤ１（６１〜６
８）の出力端には、図５に示すように、デイザデータ信
号ＤＺ１を微小正弦波信号によつて変調したと同様の波
形を得る。
【００２９】量子化回路ＱＮＴ１はこのような波形を量
子化して下位４ビツトを切捨て処理し、その結果図６に
示すような量子化データＤ（ＱＮＴ１）が得られる。こ
こで図６に示す量子化データＤ（ＱＮＴ１）は図９につ
いて上述したように、単純に下位４ビツトの切捨て処理
を実行した場合とは異なり、乗算データＤ（Ｓ１１〜Ｓ
１８）のデータが無信号（０データ）の場合の最下位１
ビツトノイズ（図４）を微小正弦波（図９）によつて変
調したような波形になる。
子化して下位４ビツトを切捨て処理し、その結果図６に
示すような量子化データＤ（ＱＮＴ１）が得られる。こ
こで図６に示す量子化データＤ（ＱＮＴ１）は図９につ
いて上述したように、単純に下位４ビツトの切捨て処理
を実行した場合とは異なり、乗算データＤ（Ｓ１１〜Ｓ
１８）のデータが無信号（０データ）の場合の最下位１
ビツトノイズ（図４）を微小正弦波（図９）によつて変
調したような波形になる。
【００３０】この波形を図９の波形と比較すれば、デイ
サ加算回路ＡＤＤ１（６１〜６８）の加算出力データＤ
（Ｓ４１〜Ｓ４８）が量子化レベルを横切る際に、デイ
ザデータＤＺ１が加算されているために、１ビツト幅で
遷移するようなデイザデータに基づく量子化データが当
該量子化レベルを挟むように１ビツト幅で変動するよう
なデータになる。
サ加算回路ＡＤＤ１（６１〜６８）の加算出力データＤ
（Ｓ４１〜Ｓ４８）が量子化レベルを横切る際に、デイ
ザデータＤＺ１が加算されているために、１ビツト幅で
遷移するようなデイザデータに基づく量子化データが当
該量子化レベルを挟むように１ビツト幅で変動するよう
なデータになる。
【００３１】かくして微小正弦波信号に対する量子化デ
ータを下位４ビツト切捨て処理をしながら量子化処理を
した場合にも当該微小正弦波信号の変化に追従するよう
な信号レベルにおいてそれぞれデイザ信号に基づいてデ
ータレベルが比較的細かく遷移する信号成分が重畳する
ことにより、結局下位４ビツトの切捨て処理をしても使
用信号の情報を失うことなくアキユムレータＡＣＭ（４
１〜４７）に供給することができる。以上の構成によれ
ば、再現性良くオーデイオ入力信号をフイルタリングす
ることができ、これにより一段と音質が良好なデイジタ
ルフイルタを得ることができる。
ータを下位４ビツト切捨て処理をしながら量子化処理を
した場合にも当該微小正弦波信号の変化に追従するよう
な信号レベルにおいてそれぞれデイザ信号に基づいてデ
ータレベルが比較的細かく遷移する信号成分が重畳する
ことにより、結局下位４ビツトの切捨て処理をしても使
用信号の情報を失うことなくアキユムレータＡＣＭ（４
１〜４７）に供給することができる。以上の構成によれ
ば、再現性良くオーデイオ入力信号をフイルタリングす
ることができ、これにより一段と音質が良好なデイジタ
ルフイルタを得ることができる。
【００３２】図３〜図６について述べたようなデイザ信
号加算結果に対する４ビツト切捨て処理を伴う量子化動
作は、内部処理回路５３及び出力処理回路５４のデイザ
データ加算回路７１及び７２の加算出力データについて
も同様にして実行され、かくしてこの場合にも微小情報
を失うことなく下位４ビツトの切捨て処理をすることに
より語長制限をするような量子化処理を実行できる。
号加算結果に対する４ビツト切捨て処理を伴う量子化動
作は、内部処理回路５３及び出力処理回路５４のデイザ
データ加算回路７１及び７２の加算出力データについて
も同様にして実行され、かくしてこの場合にも微小情報
を失うことなく下位４ビツトの切捨て処理をすることに
より語長制限をするような量子化処理を実行できる。
【００３３】なお上述の実施例においては、デイザデー
タを最大４ビツトの振幅をもつものを適用する実施例に
ついて述べたが、そのビツト数は必要に応じてこれを選
定することができ、要はデイザデータの振幅を量子化の
際の切捨てビツト数に選定するようにすれば良い。
タを最大４ビツトの振幅をもつものを適用する実施例に
ついて述べたが、そのビツト数は必要に応じてこれを選
定することができ、要はデイザデータの振幅を量子化の
際の切捨てビツト数に選定するようにすれば良い。
【００３４】また上述の実施例の場合は、量子化処理の
際に下位所定ビツト数の量子化データを切捨てることに
より語長制限をするようにした場合について述べたが、
これに代え、下位所定ビツト数の量子化データを四捨五
入して語長制限をする場合にも、本発明を広く適用し得
る。
際に下位所定ビツト数の量子化データを切捨てることに
より語長制限をするようにした場合について述べたが、
これに代え、下位所定ビツト数の量子化データを四捨五
入して語長制限をする場合にも、本発明を広く適用し得
る。
【００３５】
【発明の効果】上述のように本発明によれば、入力デー
タを量子化する際に前もつてデイザ信号を加算するよう
にしたことにより、量子化処理の際に下位所定ビツト数
を丸めることにより語長制限をする場合にも、これによ
り微小情報を失うことがないようにした再現性が一段と
良好なデイジタルフイルタを容易に実現することができ
る。
タを量子化する際に前もつてデイザ信号を加算するよう
にしたことにより、量子化処理の際に下位所定ビツト数
を丸めることにより語長制限をする場合にも、これによ
り微小情報を失うことがないようにした再現性が一段と
良好なデイジタルフイルタを容易に実現することができ
る。
【図１】図１は本発明によるデイジタルフイルタを示す
接続図である。
接続図である。
【図２】図２はデイザ信号を示す信号波形図である。
【図３】図３は図１の各部の処理機能を示す系統図であ
る。
る。
【図４】デイザ信号を符号化及び下位ビツト切捨て処理
をした結果得られるデータの波形を示す信号波形図であ
る。
をした結果得られるデータの波形を示す信号波形図であ
る。
【図５】図５は微小正弦波信号にデイザ信号を加算した
加算出力を示す信号波形図である。
加算出力を示す信号波形図である。
【図６】図６は図５の信号を量子化及び切捨て処理をし
た処理結果を示す信号波形図である。
た処理結果を示す信号波形図である。
【図７】図７は従来のデイジタルフイルタの構成を示す
接続図である。
接続図である。
【図８】図８は図７の各部の機能を詳細に示す系統図で
ある。
ある。
【図９】図９は図８の構成によつて微小正弦波信号を量
子化及び切捨て処理をした場合の説明に供する信号波形
図である。
子化及び切捨て処理をした場合の説明に供する信号波形
図である。
【符号の説明】 １１〜１８……シフトレジスタ、２１〜２８……乗算回
路、３１〜３８……量子化回路、３９……アキユムレー
タ、４１〜４７……加算回路、５１……デイジタルフイ
ルタ、５２……フイルタ処理回路、５３……内部処理回
路、５４……出力処理回路、６１〜６８……デイザデー
タ加算回路。
路、３１〜３８……量子化回路、３９……アキユムレー
タ、４１〜４７……加算回路、５１……デイジタルフイ
ルタ、５２……フイルタ処理回路、５３……内部処理回
路、５４……出力処理回路、６１〜６８……デイザデー
タ加算回路。
Claims (3)
- 【請求項１】乗算回路においてデータ入力信号に基づい
てシフトレジスタの各段から得られる遅延出力にフイル
タ係数を乗算した後、量子化回路において量子化及び語
長制限をし、続いて累積加算回路において累積加算する
ことによりフイルタ出力を得るようになされたデイジタ
ルフイルタにおいて、 上記乗算回路の後段に第１のデイザ加算回路を設け、当
該第１のデイザ加算回路において上記乗算回路の乗算出
力に対してデイザ信号を加算し、当該加算出力を上記量
子化回路に与えることを特徴とするデイジタルフイル
タ。 - 【請求項２】上記累積加算回路の後段に第２のデイザ加
算回路を設け、当該第２のデイザ加算回路において上記
累積加算回路の累積加算出力に第２のデイザ信号を加算
した後、第２の量子化回路において量子化及び語長制限
をして内部バスに供給することを特徴とする請求項１に
記載のデイジタルフイルタ。 - 【請求項３】上記内部バスから得られる出力データを第
３のデイザ加算回路において第３のデイザ信号を加算し
た後、当該第３の量子化回路において量子化及び語長制
限をして出力データとして送出することを特徴とする請
求項２に記載のデイジタルフイルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32805391A JPH05145376A (ja) | 1991-11-15 | 1991-11-15 | デイジタルフイルタ |
| GB9223817A GB2261783A (en) | 1991-11-15 | 1992-11-13 | Reducing rounding errors in a digital filter using dither |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32805391A JPH05145376A (ja) | 1991-11-15 | 1991-11-15 | デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145376A true JPH05145376A (ja) | 1993-06-11 |
Family
ID=18205986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32805391A Pending JPH05145376A (ja) | 1991-11-15 | 1991-11-15 | デイジタルフイルタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05145376A (ja) |
| GB (1) | GB2261783A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0643547A3 (en) * | 1993-09-10 | 1996-11-20 | Sony Corp | Quantizer. |
| JP2012506588A (ja) * | 2008-10-22 | 2012-03-15 | エスティー‐エリクソン、ソシエテ、アノニム | デジタル・シグナル・プロセッサの演算論理装置 |
| CN103180024A (zh) * | 2010-11-26 | 2013-06-26 | 三菱重工业株式会社 | 水分分离装置 |
-
1991
- 1991-11-15 JP JP32805391A patent/JPH05145376A/ja active Pending
-
1992
- 1992-11-13 GB GB9223817A patent/GB2261783A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0643547A3 (en) * | 1993-09-10 | 1996-11-20 | Sony Corp | Quantizer. |
| JP2012506588A (ja) * | 2008-10-22 | 2012-03-15 | エスティー‐エリクソン、ソシエテ、アノニム | デジタル・シグナル・プロセッサの演算論理装置 |
| CN103180024A (zh) * | 2010-11-26 | 2013-06-26 | 三菱重工业株式会社 | 水分分离装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9223817D0 (en) | 1993-01-06 |
| GB2261783A (en) | 1993-05-26 |
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