JPH0247891B2 - - Google Patents
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- JPH0247891B2 JPH0247891B2 JP58054063A JP5406383A JPH0247891B2 JP H0247891 B2 JPH0247891 B2 JP H0247891B2 JP 58054063 A JP58054063 A JP 58054063A JP 5406383 A JP5406383 A JP 5406383A JP H0247891 B2 JPH0247891 B2 JP H0247891B2
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- JP
- Japan
- Prior art keywords
- filter
- filter coefficients
- digital
- subgroup
- memory
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/005—Tone control or bandwidth control in amplifiers of digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/02—Manually-operated control
- H03G5/025—Equalizers; Volume or gain control in limited frequency bands
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Gasification And Melting Of Waste (AREA)
- Magnetically Actuated Valves (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
Ａ 発明の背景
Ａ(1) 発明の分野
本発明はデイジタル形態にて利用し得るオーデ
イオ信号の内の周波数成分が予定した周波数帯域
内に位置するオーデイオ信号の周波数成分の振幅
および位相を制御するための装置に関するもので
ある。
イオ信号の内の周波数成分が予定した周波数帯域
内に位置するオーデイオ信号の周波数成分の振幅
および位相を制御するための装置に関するもので
ある。
斯種の装置は低音部調節回路としてか、高音調
節回路としてか、或いは等化回路として使用する
のに好適であり、斯種の装置のことを以後デイジ
タル式音質調節装置と称する。
節回路としてか、或いは等化回路として使用する
のに好適であり、斯種の装置のことを以後デイジ
タル式音質調節装置と称する。
Ａ(2) 従来技術の説明
オーデイオ装置では一般に、周波数スペクトル
が約ＯHzから約20KHzまでの可聴周波帯域内に位
置するアナログオーデイオ信号を処理して、この
信号をスピーカを介して音響信号に変換する。し
かし斯かる音響信号のエネルギーは、スピーカを
収納させる包囲体の音響インピーダンスに極めて
左右される。このインピーダンスは周波数依存特
性を呈するので、音響信号のエネルギーはスピー
カアナログオーデイオ信号の種々の周波数成分の
振幅および位相に依存する。
が約ＯHzから約20KHzまでの可聴周波帯域内に位
置するアナログオーデイオ信号を処理して、この
信号をスピーカを介して音響信号に変換する。し
かし斯かる音響信号のエネルギーは、スピーカを
収納させる包囲体の音響インピーダンスに極めて
左右される。このインピーダンスは周波数依存特
性を呈するので、音響信号のエネルギーはスピー
カアナログオーデイオ信号の種々の周波数成分の
振幅および位相に依存する。
音響信号に寄与するオーデイオ信号における所
定の周波数成分が小さくなり過ぎないようにする
ために、斯かるアナログオーデイオ信号は音響調
節装置を介してスピーカに供給する。この音響調
節装置は適当に構成して、この装置にて例えば０
Hzから300Hzまでの周波数帯域内に位置するアナ
ログオーデイオ信号の周波数成分の振幅および位
相を補強せしめるようにするか、或いは上記周波
数帯域外に位置するオーデイオ信号の残りの周波
数成分に対してはその成分の振幅および位相を減
衰させることのできるようにする。これは低音部
調節と称されている。斯かる音質調節装置は、こ
の装置にて例えば約300Hzから20KHzの周波数帯
域内に位置するアナログオーデイオ信号の周波数
成分の振幅および位相を補強し得るようにする
か、或いは残りの周波数成分に対しては減衰せし
めるように構成することもできる。これは高音部
調節とも称される。当今のオーデイオ装置では、
可聴周波帯域内における所定幅の特定周波数帯域
内に位置するアナログオーデイオ信号の周波数成
分の内の振幅および位相を補強したり、または残
りの周波数成分に対しては減衰せしめ、即ちスペ
クトル等化を行なわしめるように構成した音響調
節装置も用いられている。代表的なものでは、周
波数スペクトルを等化するのに全可聴周波帯域
を、各々例えば約1KHzの帯域幅を有する多数の
連続サブ帯域に分割して、各サブ帯域に音質調節
装置を設けるようにしている。
定の周波数成分が小さくなり過ぎないようにする
ために、斯かるアナログオーデイオ信号は音響調
節装置を介してスピーカに供給する。この音響調
節装置は適当に構成して、この装置にて例えば０
Hzから300Hzまでの周波数帯域内に位置するアナ
ログオーデイオ信号の周波数成分の振幅および位
相を補強せしめるようにするか、或いは上記周波
数帯域外に位置するオーデイオ信号の残りの周波
数成分に対してはその成分の振幅および位相を減
衰させることのできるようにする。これは低音部
調節と称されている。斯かる音質調節装置は、こ
の装置にて例えば約300Hzから20KHzの周波数帯
域内に位置するアナログオーデイオ信号の周波数
成分の振幅および位相を補強し得るようにする
か、或いは残りの周波数成分に対しては減衰せし
めるように構成することもできる。これは高音部
調節とも称される。当今のオーデイオ装置では、
可聴周波帯域内における所定幅の特定周波数帯域
内に位置するアナログオーデイオ信号の周波数成
分の内の振幅および位相を補強したり、または残
りの周波数成分に対しては減衰せしめ、即ちスペ
クトル等化を行なわしめるように構成した音響調
節装置も用いられている。代表的なものでは、周
波数スペクトルを等化するのに全可聴周波帯域
を、各々例えば約1KHzの帯域幅を有する多数の
連続サブ帯域に分割して、各サブ帯域に音質調節
装置を設けるようにしている。
アナログオーデイオ信号を処理すべく配置した
従来の音質調節装置では、周波数成分を所望通り
に補強したり、また減衰させたりするのに抵抗回
路網の抵抗値を変えることによつて行なつてい
る。従つて斯種の音質調節装置は斯かる可変抵抗
回路網の抵抗値に依存する伝達特性を呈する。以
後この伝達特性のことを、一連の伝達特性が音質
調節回路に関連するものとして表現する。
従来の音質調節装置では、周波数成分を所望通り
に補強したり、また減衰させたりするのに抵抗回
路網の抵抗値を変えることによつて行なつてい
る。従つて斯種の音質調節装置は斯かる可変抵抗
回路網の抵抗値に依存する伝達特性を呈する。以
後この伝達特性のことを、一連の伝達特性が音質
調節回路に関連するものとして表現する。
ここ数年来、アナログ信号をデイジタル化する
ことが非常に興味を持たれている。このことはオ
ーデイオ分野にも浸透している。アナログオーデ
イオ信号、特にミユージカル信号を首尾よくデイ
ジタル化して、それを磁気テープおよびレコード
にまでデイジタル形態にて録音する努力が既に数
年前から成されている。テープまたはレコードに
録音されている情報はデイジタル式の読取り装置
によつてデイジタルオーデイオ信号に変換され、
このオーデイオ信号はデイジタル−アナログ変換
器によつて元のアナログオーデイオ信号に変換す
ることができる。音質調節は斯かるオーデイオ信
号に上述した方法で適用することができる。
ことが非常に興味を持たれている。このことはオ
ーデイオ分野にも浸透している。アナログオーデ
イオ信号、特にミユージカル信号を首尾よくデイ
ジタル化して、それを磁気テープおよびレコード
にまでデイジタル形態にて録音する努力が既に数
年前から成されている。テープまたはレコードに
録音されている情報はデイジタル式の読取り装置
によつてデイジタルオーデイオ信号に変換され、
このオーデイオ信号はデイジタル−アナログ変換
器によつて元のアナログオーデイオ信号に変換す
ることができる。音質調節は斯かるオーデイオ信
号に上述した方法で適用することができる。
後述する文献１および２には処理操作をデイジ
タルオーデイオ信号で行なうことによつて所望な
音質調節を行なうデイジタル式の音質調節装置に
ついて記憶されている。この装置は巡回形のデイ
ジタルフイルタを具えており、このフイルタには
デイジタルオーデイオ信号を供給し、かつこのフ
イルタには巡回部分と非巡回部分とを含ませてい
る。デイジタルフイルタおよびデイジタル信号処
理に関しての一般的なことについては後記参考文
献３を参照でき、またデイジタル信号処理に関す
る専門用語については後記参考文献４に包含され
ている。例えば、これらの文献３および４に記載
されているように、巡回形デイジタルフイルタの
巡回部分および非巡回部分は双方共複数個の遅延
素子と複数個の乗算器とを具えている。
タルオーデイオ信号で行なうことによつて所望な
音質調節を行なうデイジタル式の音質調節装置に
ついて記憶されている。この装置は巡回形のデイ
ジタルフイルタを具えており、このフイルタには
デイジタルオーデイオ信号を供給し、かつこのフ
イルタには巡回部分と非巡回部分とを含ませてい
る。デイジタルフイルタおよびデイジタル信号処
理に関しての一般的なことについては後記参考文
献３を参照でき、またデイジタル信号処理に関す
る専門用語については後記参考文献４に包含され
ている。例えば、これらの文献３および４に記載
されているように、巡回形デイジタルフイルタの
巡回部分および非巡回部分は双方共複数個の遅延
素子と複数個の乗算器とを具えている。
フイルタ係数の主グループは巡回形デイジタル
フイルタ、即ちフイルタ係数とも称されて、各乗
算器に供給される倍率に関連する。これらの倍率
によつて斯かる主グループが形成される。斯種の
主グループを第１および第２サブグループに分け
ることができ、これらのサブグループは参考文献
１および２に示されるように各々が同数のフイル
タ係数を含むようにする必要がある。第１サブグ
ループのフイルタ係数は例えば非巡回部分におけ
る乗算器に供給し、第２サブグループのフイルタ
係数は巡回部分の乗算器に供給する。従つて、第
１サブグループによつてデイジタルフイルタの伝
達関数における零点の位置が求まり、第２サブグ
ループによつてこれらの伝達関数における極の位
置が求まる（文献３および４参照）。伝達関数の
極および零点の位置が判れば、巡回形デイジタル
フイルタの伝達特性、従つて音質調節装置の伝達
特性も完全に判ることになる。一連の伝達特性は
デイジタル式の音質調節装置並びにそのアナログ
式の部分でも実現する必要があるので、フイルタ
係数の主グループは各伝達特性に利用し得るよう
にする必要がある。そこで通常は多数のアドレス
自在のメモリフイールドを有しているメモリ手段
を音質調節装置に用いている。この場合、各メモ
リフイールドにはフイルタ係数の主グループを記
憶させる。特に、各メモリフイールドは関連する
主グループのフイルタ係数を記憶すべく各々配置
される多数の記憶位置を有している。アドレス自
在のメモリフイールドに対する所要なアドレス
は、オーデイオ装置のユーザが制御素子を介して
操作し得るアドレス発生器によつて発生させる。
フイルタ、即ちフイルタ係数とも称されて、各乗
算器に供給される倍率に関連する。これらの倍率
によつて斯かる主グループが形成される。斯種の
主グループを第１および第２サブグループに分け
ることができ、これらのサブグループは参考文献
１および２に示されるように各々が同数のフイル
タ係数を含むようにする必要がある。第１サブグ
ループのフイルタ係数は例えば非巡回部分におけ
る乗算器に供給し、第２サブグループのフイルタ
係数は巡回部分の乗算器に供給する。従つて、第
１サブグループによつてデイジタルフイルタの伝
達関数における零点の位置が求まり、第２サブグ
ループによつてこれらの伝達関数における極の位
置が求まる（文献３および４参照）。伝達関数の
極および零点の位置が判れば、巡回形デイジタル
フイルタの伝達特性、従つて音質調節装置の伝達
特性も完全に判ることになる。一連の伝達特性は
デイジタル式の音質調節装置並びにそのアナログ
式の部分でも実現する必要があるので、フイルタ
係数の主グループは各伝達特性に利用し得るよう
にする必要がある。そこで通常は多数のアドレス
自在のメモリフイールドを有しているメモリ手段
を音質調節装置に用いている。この場合、各メモ
リフイールドにはフイルタ係数の主グループを記
憶させる。特に、各メモリフイールドは関連する
主グループのフイルタ係数を記憶すべく各々配置
される多数の記憶位置を有している。アドレス自
在のメモリフイールドに対する所要なアドレス
は、オーデイオ装置のユーザが制御素子を介して
操作し得るアドレス発生器によつて発生させる。
前述した所から明らかなように、必要とされる
記憶位置の数は主グループにおけるフイルタ係数
の数と、実現すべき伝達特性の数とに正比例す
る。
記憶位置の数は主グループにおけるフイルタ係数
の数と、実現すべき伝達特性の数とに正比例す
る。
Ｂ 発明の概要
本発明の目的は上述したように、
デイジタルオーデイオ信号が供給され、巡回部
分と非巡回部分とを有しており、フイルタ係数の
多数の主グループが関連付けられ、これらの主グ
ループがフイルタ係数の第１および第２サブグル
ープに分けられ、各サブグループが同数のフイル
タ係数を有するようにしてある巡回形のデイジタ
ルフイルタと； フイルタ係数の主グループを記憶させるための
メモリ手段； とを具え、実現すべき伝達特性の数を減らすこと
なく、所要フイルタ係数の総数、従つてメモリ手
段に要求されるメモリ位置の数を減らすようにし
たデイジタル式の音質調節装置を提供することに
ある。
分と非巡回部分とを有しており、フイルタ係数の
多数の主グループが関連付けられ、これらの主グ
ループがフイルタ係数の第１および第２サブグル
ープに分けられ、各サブグループが同数のフイル
タ係数を有するようにしてある巡回形のデイジタ
ルフイルタと； フイルタ係数の主グループを記憶させるための
メモリ手段； とを具え、実現すべき伝達特性の数を減らすこと
なく、所要フイルタ係数の総数、従つてメモリ手
段に要求されるメモリ位置の数を減らすようにし
たデイジタル式の音質調節装置を提供することに
ある。
本発明によればメモリ手段をフイルタ係数の内
の単一の第１サブグループだけを記憶させる第１
メモリフイールドと、多数の第２メモリフイール
ドとに分け、各第２メモリフイールドにはフイル
タ係数の各第２サブグループを記憶させ； 第１メモリフイールドに記憶されたフイルタ係
数の第１サブグループを前記非巡回部分または巡
回部分のいずれか一方に供給すると共にフイルタ
係数の第１サブグループが供給されてない方の部
分にフイルタ係数の第２サブグループを供給する
ための手段を設けるようにする。
の単一の第１サブグループだけを記憶させる第１
メモリフイールドと、多数の第２メモリフイール
ドとに分け、各第２メモリフイールドにはフイル
タ係数の各第２サブグループを記憶させ； 第１メモリフイールドに記憶されたフイルタ係
数の第１サブグループを前記非巡回部分または巡
回部分のいずれか一方に供給すると共にフイルタ
係数の第１サブグループが供給されてない方の部
分にフイルタ係数の第２サブグループを供給する
ための手段を設けるようにする。
本発明は一方では、伝達関数における零点を固
定的に選定した後に極に変えることによつて実際
の用途に極めて好適な一連の利得特性を得ること
ができると云う概念に基いて成したものである。
また同時に、本発明は零軸、即ち0dBの補強に対
応する軸線のまわりの一連の利得特性を鏡対称的
に反転（逆反転）させることによつて実際の使用
に極めて好適な一連の減衰特性を得ることができ
る。予定した利得特性がＨ（ｚ）＝Ｄ（ｚ）／Ｎ（ｚ）
の伝達 関数によつて表わされる場合、零軸のまわりの斯
かる利得特性を逆反転させることによつて得られ
る減衰特性はH′（ｚ）＝１／Ｈ（ｚ）＝Ｎ（ｚ）／Ｄ
（ｚ）の伝達 関数によつて表わすことができる。このことから
明らかなように、Ｈ（ｚ）の零点はH′（ｚ）の極
と一致し、その逆にＨ（ｚ）の極はH′（ｚ）の零
点と一致する。従つて、Ｈ（ｚ）の零点に一定値
を割り当て、かつその極を変えることによつて所
定の一連の利得特性が得られる。この状態を反転
し、かつH′（ｚ）の零点を変えることによつて
H′（ｚ）の極をＨ（ｚ）の零点と一致させて、
H′（ｚ）の極をＨ（ｚ）の極と一致させれば、上
記所定の一連の利得特性と同一であるが、零軸に
対しては逆反転される一連の減衰特性が得られ
る。
定的に選定した後に極に変えることによつて実際
の用途に極めて好適な一連の利得特性を得ること
ができると云う概念に基いて成したものである。
また同時に、本発明は零軸、即ち0dBの補強に対
応する軸線のまわりの一連の利得特性を鏡対称的
に反転（逆反転）させることによつて実際の使用
に極めて好適な一連の減衰特性を得ることができ
る。予定した利得特性がＨ（ｚ）＝Ｄ（ｚ）／Ｎ（ｚ）
の伝達 関数によつて表わされる場合、零軸のまわりの斯
かる利得特性を逆反転させることによつて得られ
る減衰特性はH′（ｚ）＝１／Ｈ（ｚ）＝Ｎ（ｚ）／Ｄ
（ｚ）の伝達 関数によつて表わすことができる。このことから
明らかなように、Ｈ（ｚ）の零点はH′（ｚ）の極
と一致し、その逆にＨ（ｚ）の極はH′（ｚ）の零
点と一致する。従つて、Ｈ（ｚ）の零点に一定値
を割り当て、かつその極を変えることによつて所
定の一連の利得特性が得られる。この状態を反転
し、かつH′（ｚ）の零点を変えることによつて
H′（ｚ）の極をＨ（ｚ）の零点と一致させて、
H′（ｚ）の極をＨ（ｚ）の極と一致させれば、上
記所定の一連の利得特性と同一であるが、零軸に
対しては逆反転される一連の減衰特性が得られ
る。
Ｃ 参考文献
１ Microprocesser Mixing and Processing
of Digital Audio Signals；G.W.McNally；
Jcurnal of the Audio Engineering Society、
Vol.27、No.10、October 1979、Pages 793−
803。
of Digital Audio Signals；G.W.McNally；
Jcurnal of the Audio Engineering Society、
Vol.27、No.10、October 1979、Pages 793−
803。
２ Digitalization of Conventional Analog
Filters for Recording Use；Y.Hirata；
Journal ef the Audio Engineering Society、
Vol.29、No.５、May 1981、Pages 333−337。
Filters for Recording Use；Y.Hirata；
Journal ef the Audio Engineering Society、
Vol.29、No.５、May 1981、Pages 333−337。
３ Digital Signal Processing；A.V.
Oppenheim、R.W.Schafer、PrenticeHall、
INC（1975）、（INBN0−13−214635−５）。
Oppenheim、R.W.Schafer、PrenticeHall、
INC（1975）、（INBN0−13−214635−５）。
４ Terminology in Digital Signal
Processing；L.R.Rabinar et al.IEEE
Transactions on Audio and
Electroacoustics、Vol.AU−20、December
1972、Pages 322−337。
Processing；L.R.Rabinar et al.IEEE
Transactions on Audio and
Electroacoustics、Vol.AU−20、December
1972、Pages 322−337。
Ｄ 実施例の説明
以下図面につき本発明を説明する。
第１図は本発明によるデイジタル式音質調節装
置の第１例を示すブロツク線図であり、これは巡
回形デイジタルフイルタ１と、スイツチング装置
２と、メモリ手段３と、制御回路４とを具えてい
る。この音質調節装置はデイジタル形態で供給さ
れるオーデイオ信号ｘ（ｎ）の低音（バス）また
は高音（トレブル）を調節するものとする。この
場合、デイジタルフイルタ１のオーダは１に等し
く選定して、このフイルタのｚ変換した伝達関数
Ｈ（ｚ）が（ｚ＋ａ）／（ｚ−ｂ）に比例し、従
つてこの伝達関数がｚ＝−ａの場合に１つの零点
を有し、かつｚ＝＋ｂの場合に１の極を有するよ
うにすることができる。
置の第１例を示すブロツク線図であり、これは巡
回形デイジタルフイルタ１と、スイツチング装置
２と、メモリ手段３と、制御回路４とを具えてい
る。この音質調節装置はデイジタル形態で供給さ
れるオーデイオ信号ｘ（ｎ）の低音（バス）また
は高音（トレブル）を調節するものとする。この
場合、デイジタルフイルタ１のオーダは１に等し
く選定して、このフイルタのｚ変換した伝達関数
Ｈ（ｚ）が（ｚ＋ａ）／（ｚ−ｂ）に比例し、従
つてこの伝達関数がｚ＝−ａの場合に１つの零点
を有し、かつｚ＝＋ｂの場合に１の極を有するよ
うにすることができる。
例えば参考文献３および４に見られるようなデ
イジタル信号処理の理論から一般に既知のよう
に、斯様な伝達関数は極めて種々の方法で作製さ
れるデイジタルフイルタによつて実現することが
できる。第１図に示すデイジタルフイルタ１は信
号入力端子１０１、信号出力端子１０２および係
数入力端子１０３と１０４を有している。デイジ
タルオーデイオ信号ｘ（ｎ）を信号入力端子１０
１に供給し、フイルタ１にてろ波したデイジタル
オーデイオ信号ｙ（ｎ）を信号出力端子１０２に
発生させる。このデイジタルフイルタは第１加算
器１０５と、第１遅延装置１０６と、第１乗算装
置１０７を具えている。これらの素子によつて形
成される回路は巡回形デイジタルフイルタの非巡
回部分を表わす。斯かる巡回形デイジタルフイル
タは上記非巡回部分以外に、第２加算器１０８
と、第２遅延装置１０９と、第２乗算装置１１０
とを含む巡回部分も有している。各遅延装置１０
６および１０９の遅延時間はデイジタルオーデイ
オ信号ｘ（ｎ）に関連するサンプリング周期に等
しくする。第１乗算装置１０７の入力端子をフイ
ルタ係数Ｎを受信する係数入力端子１０３に接続
する。第２乗算装置１１０の入力端子をフイルタ
係数ｐを受信する係数入力端子１０４に接続す
る。
イジタル信号処理の理論から一般に既知のよう
に、斯様な伝達関数は極めて種々の方法で作製さ
れるデイジタルフイルタによつて実現することが
できる。第１図に示すデイジタルフイルタ１は信
号入力端子１０１、信号出力端子１０２および係
数入力端子１０３と１０４を有している。デイジ
タルオーデイオ信号ｘ（ｎ）を信号入力端子１０
１に供給し、フイルタ１にてろ波したデイジタル
オーデイオ信号ｙ（ｎ）を信号出力端子１０２に
発生させる。このデイジタルフイルタは第１加算
器１０５と、第１遅延装置１０６と、第１乗算装
置１０７を具えている。これらの素子によつて形
成される回路は巡回形デイジタルフイルタの非巡
回部分を表わす。斯かる巡回形デイジタルフイル
タは上記非巡回部分以外に、第２加算器１０８
と、第２遅延装置１０９と、第２乗算装置１１０
とを含む巡回部分も有している。各遅延装置１０
６および１０９の遅延時間はデイジタルオーデイ
オ信号ｘ（ｎ）に関連するサンプリング周期に等
しくする。第１乗算装置１０７の入力端子をフイ
ルタ係数Ｎを受信する係数入力端子１０３に接続
する。第２乗算装置１１０の入力端子をフイルタ
係数ｐを受信する係数入力端子１０４に接続す
る。
スイツチング装置２は２個の係数入力端子２０
１および２０２と、２個の係数出力端子２０３お
よび２０４と、２個の制御信号入力端子２０５お
よび２０６とを有している。上記係数出力端子２
０３および２０４は巡回形デイジタルフイルタ１
の係数入力端子１０３および１０４にそれぞれ接
続する。係数入力端子２０１および２０２を
AND−ゲート回路２０７〜２１０およびOR−ゲ
ート回路２１１と２１２を介して係数出力端子２
０３および２０４に接続する。制御信号入力端子
２０６に提供される論理制御信号Ｑ（ｔ）をAND
−ゲート回路２０７および２０９に供給し、制御
信号入力端子２０５に提供される論理制御信号出
力（ｔ）をAND−ゲート回路２０８および２
１０に供給する。なお、（ｔ）はＱ（ｔ）を論
理反転したものを表わす。斯かるスイツチング装
置２はつぎのように動作する。Ｑ（ｔ）＝１とすれ
ば、係数入力端子２０１に供給されるフイルタ係
数はAND−ゲート回路２０７およびORゲート回
路２１１を介して係数出力端子２０３、従つてデ
イジタルフイルタ１の係数入力端子１０３を介し
て第１乗算装置１０７の入力端子に供給される。
これと同時に、係数入力端子２０２に供給される
フイルタ係数がAND−ゲート回路２０９および
OR−ゲート回路２１２を介して係数出力端子２
０４、従つてデイジタルフイルタ１の係数入力端
子１０４を経て第２乗算装置１１０の入力端子に
供給される。この際、デイジタルフイルタ１の伝
達関数は例えば新規にＨ（ｚ）に等しくなる。Ｑ
（ｔ）＝０、従つて（ｔ）＝１の場合には係数入
力端子２０１に提供されるフイルタ係数がAND
−ゲート回路２１０およびORゲート回路２１２
を経て第２乗算装置１１０に供給される。これと
同時に係数入力端子２０２に提供される係数が
AND−ゲート回路２０８およびORゲート回路２
１１を経て第１乗算装置１０７に供給される。こ
の結果、デイジタルフイルタ１の伝達関数はこの
際H′（ｚ）＝１／Ｈ（ｚ）に等しくなる。
１および２０２と、２個の係数出力端子２０３お
よび２０４と、２個の制御信号入力端子２０５お
よび２０６とを有している。上記係数出力端子２
０３および２０４は巡回形デイジタルフイルタ１
の係数入力端子１０３および１０４にそれぞれ接
続する。係数入力端子２０１および２０２を
AND−ゲート回路２０７〜２１０およびOR−ゲ
ート回路２１１と２１２を介して係数出力端子２
０３および２０４に接続する。制御信号入力端子
２０６に提供される論理制御信号Ｑ（ｔ）をAND
−ゲート回路２０７および２０９に供給し、制御
信号入力端子２０５に提供される論理制御信号出
力（ｔ）をAND−ゲート回路２０８および２
１０に供給する。なお、（ｔ）はＱ（ｔ）を論
理反転したものを表わす。斯かるスイツチング装
置２はつぎのように動作する。Ｑ（ｔ）＝１とすれ
ば、係数入力端子２０１に供給されるフイルタ係
数はAND−ゲート回路２０７およびORゲート回
路２１１を介して係数出力端子２０３、従つてデ
イジタルフイルタ１の係数入力端子１０３を介し
て第１乗算装置１０７の入力端子に供給される。
これと同時に、係数入力端子２０２に供給される
フイルタ係数がAND−ゲート回路２０９および
OR−ゲート回路２１２を介して係数出力端子２
０４、従つてデイジタルフイルタ１の係数入力端
子１０４を経て第２乗算装置１１０の入力端子に
供給される。この際、デイジタルフイルタ１の伝
達関数は例えば新規にＨ（ｚ）に等しくなる。Ｑ
（ｔ）＝０、従つて（ｔ）＝１の場合には係数入
力端子２０１に提供されるフイルタ係数がAND
−ゲート回路２１０およびORゲート回路２１２
を経て第２乗算装置１１０に供給される。これと
同時に係数入力端子２０２に提供される係数が
AND−ゲート回路２０８およびORゲート回路２
１１を経て第１乗算装置１０７に供給される。こ
の結果、デイジタルフイルタ１の伝達関数はこの
際H′（ｚ）＝１／Ｈ（ｚ）に等しくなる。
メモリ手段３は係数出力端子３０１および３０
２と、制御入力端子３０３とを有している。係数
出力端子３０１および３０２をスイツチング装置
２の係数入力端子２０１および２０２にそれぞれ
接続する。このメモリ手段３は他フイルタ係数の
最初の第１サブグループを記憶する第１メモリフ
イールド３０４と、フイルタ係数の第２サブグル
ープを各々記憶する５個の第２メモリフイールド
３０５（１），…３０５（５）も具えている。第
１図に示すデイジタルフイルタは一次フイルタで
あり、その伝達関数は１つの零点と、１つの極を
有するだけであるため、フイルタ係数の各サブグ
ループは僅か１つのフイルタ係数によつて形成さ
れ、各メモリフイールドは１つのメモリ位置を具
えるだけである。メモリフイールド３０４のメモ
リ位置に記憶されるフイルタ係数a0,0を係数出力
端子３０１を経てスイツチング装置２の係数入力
端子２０１に絶えず供給する。メモリフイールド
３０５（ｉ）のメモリ位置に記憶されるフイルタ
係数bi,0（ここにｉ＝１、２、３、４、５）は係数
出力端子３０２を経てスイツチング装置２の係数
入力端子２０２に供給することができる。５個の
第２メモリフイールド３０５（１）〜３０５
（５）はROMに一緒に組込むことができ、これ
らのメモリフイールドはこれらに接続したアドレ
スデコードダ３０６によつて個々にアドレスする
ことができ、上記アドレスデコードダ３０６には
制御入力端子３０３に与えられるアドレスコード
を供給する。
２と、制御入力端子３０３とを有している。係数
出力端子３０１および３０２をスイツチング装置
２の係数入力端子２０１および２０２にそれぞれ
接続する。このメモリ手段３は他フイルタ係数の
最初の第１サブグループを記憶する第１メモリフ
イールド３０４と、フイルタ係数の第２サブグル
ープを各々記憶する５個の第２メモリフイールド
３０５（１），…３０５（５）も具えている。第
１図に示すデイジタルフイルタは一次フイルタで
あり、その伝達関数は１つの零点と、１つの極を
有するだけであるため、フイルタ係数の各サブグ
ループは僅か１つのフイルタ係数によつて形成さ
れ、各メモリフイールドは１つのメモリ位置を具
えるだけである。メモリフイールド３０４のメモ
リ位置に記憶されるフイルタ係数a0,0を係数出力
端子３０１を経てスイツチング装置２の係数入力
端子２０１に絶えず供給する。メモリフイールド
３０５（ｉ）のメモリ位置に記憶されるフイルタ
係数bi,0（ここにｉ＝１、２、３、４、５）は係数
出力端子３０２を経てスイツチング装置２の係数
入力端子２０２に供給することができる。５個の
第２メモリフイールド３０５（１）〜３０５
（５）はROMに一緒に組込むことができ、これ
らのメモリフイールドはこれらに接続したアドレ
スデコードダ３０６によつて個々にアドレスする
ことができ、上記アドレスデコードダ３０６には
制御入力端子３０３に与えられるアドレスコード
を供給する。
出発点として、先ずアドレスコード０００；０
０１；０１０；…１１１を提供し得るものとす
る。ここで、特にアドレスコード０００を与える
場合には、メモリフイールド３０５（ｉ）がいず
れもアドレスされず、デイジタルフイルタ１には
フイルタ係数bi,0が全く供給されないものとする。
しかし、アドレスコード００１が与えられる場合
には、フイルタ係数b1,0がデイジタルフイルタ１
に供給される。アドレスコード０１０が与えられ
る場合には、フイルタ係数b2,0がデイジタルフイ
ルタ１に供給され、以下同様に各アドレスコード
によつてフイルタ係数bi,0がデイジタルフイルタ
に供給される。本例では８つの値をとり得る３ビ
ツトのアドレスコードの内の５つのアドレスコー
ドだけを用いて５個の第２メモリフイールドをア
ドレスする。実際上、フイルタ係数bi,0はbn-1,0
（ここにｍ＝２、３、４、５）以下となるように
選定すると共に配列する。
０１；０１０；…１１１を提供し得るものとす
る。ここで、特にアドレスコード０００を与える
場合には、メモリフイールド３０５（ｉ）がいず
れもアドレスされず、デイジタルフイルタ１には
フイルタ係数bi,0が全く供給されないものとする。
しかし、アドレスコード００１が与えられる場合
には、フイルタ係数b1,0がデイジタルフイルタ１
に供給される。アドレスコード０１０が与えられ
る場合には、フイルタ係数b2,0がデイジタルフイ
ルタ１に供給され、以下同様に各アドレスコード
によつてフイルタ係数bi,0がデイジタルフイルタ
に供給される。本例では８つの値をとり得る３ビ
ツトのアドレスコードの内の５つのアドレスコー
ドだけを用いて５個の第２メモリフイールドをア
ドレスする。実際上、フイルタ係数bi,0はbn-1,0
（ここにｍ＝２、３、４、５）以下となるように
選定すると共に配列する。
上述したアドレスコードおよび論理制御信号Ｑ
（ｔ）と（ｔ）を制御回路４によつて発生させ
る。制御回路４はメモリ手段３の制御入力端子３
０３に接続するアドレスコード出力端子４０１を
有している。さらにこの制御回路４は、スイツチ
ング装置２の制御信号入力端子２０５および２０
６にそれぞれ接続する第１および第２制御信号出
力端子４０２および４０３を有している。斯かる
制御回路４はアツプ−カウントする入力端子
“＋”と、ダウン−カウンする入力端子“−”と
を有している４ビツトのアツプ−ダウンカウンタ
４０４も具えている。これらの２つの入力端子は
それぞれスイツチ４０５および４０６を介して例
えば１Hz以下の周波数のクロツクパルスを発生す
るクロツクパルス発生器４０７の出力端子に接続
する。スイツチ４０５および４０６は手動操作す
ることができ、このためにクロツクパルスはカウ
ンタ４０４の２つの入力端子の内の一方に供給し
て、このカウンタが各パルスに対して順次16個の
計数位置０000；０001；０011；…０111；１
001；…１111の内の１つの異なる計数位置をとる
ようにすることができる。上記計数位置を示す数
の内で、アンダーラインを付したビツトは最上位
ビツト（以後MSBと略称する）を表わす。この
MSBはカウンタ４０４のMSB出力端子４０８に
て取り出すことができ、これをＤ−フリツプ・フ
ロツプ４１０のＤ−入力端子に供給する。斯かる
フリツプ・フロツプのクロツクパルス入力端子
（即ち、Ｃ−入力端子）は遅延装置４１１を介し
てクロツクパルス発生器４０４の出力端子に接続
する。この遅延装置４１１の遅延時間は、計数位
置が変化した後で、しかもつぎのクロツクパルス
が発生する以前に、斯かる遅延装置の出力端子に
クロツクパルスが発生するように選定する。論理
制御信号Ｑ（ｔ）はフリツプ・フロツプ４１０の
Ｑ−出力端子に発生し、この論理制御信号の論理
値はMSBに等しい。フリツプ・フロツプ４１０
の−出力端子には制御信号（ｔ）が発生し、
この信号の論理値はMSBの論理反転値に等
しい。信号Ｑ（ｔ）および（ｔ）をそれぞれ制
御信号出力端子４０３および４０２を経てスイツ
チング装置２に供給する。
（ｔ）と（ｔ）を制御回路４によつて発生させ
る。制御回路４はメモリ手段３の制御入力端子３
０３に接続するアドレスコード出力端子４０１を
有している。さらにこの制御回路４は、スイツチ
ング装置２の制御信号入力端子２０５および２０
６にそれぞれ接続する第１および第２制御信号出
力端子４０２および４０３を有している。斯かる
制御回路４はアツプ−カウントする入力端子
“＋”と、ダウン−カウンする入力端子“−”と
を有している４ビツトのアツプ−ダウンカウンタ
４０４も具えている。これらの２つの入力端子は
それぞれスイツチ４０５および４０６を介して例
えば１Hz以下の周波数のクロツクパルスを発生す
るクロツクパルス発生器４０７の出力端子に接続
する。スイツチ４０５および４０６は手動操作す
ることができ、このためにクロツクパルスはカウ
ンタ４０４の２つの入力端子の内の一方に供給し
て、このカウンタが各パルスに対して順次16個の
計数位置０000；０001；０011；…０111；１
001；…１111の内の１つの異なる計数位置をとる
ようにすることができる。上記計数位置を示す数
の内で、アンダーラインを付したビツトは最上位
ビツト（以後MSBと略称する）を表わす。この
MSBはカウンタ４０４のMSB出力端子４０８に
て取り出すことができ、これをＤ−フリツプ・フ
ロツプ４１０のＤ−入力端子に供給する。斯かる
フリツプ・フロツプのクロツクパルス入力端子
（即ち、Ｃ−入力端子）は遅延装置４１１を介し
てクロツクパルス発生器４０４の出力端子に接続
する。この遅延装置４１１の遅延時間は、計数位
置が変化した後で、しかもつぎのクロツクパルス
が発生する以前に、斯かる遅延装置の出力端子に
クロツクパルスが発生するように選定する。論理
制御信号Ｑ（ｔ）はフリツプ・フロツプ４１０の
Ｑ−出力端子に発生し、この論理制御信号の論理
値はMSBに等しい。フリツプ・フロツプ４１０
の−出力端子には制御信号（ｔ）が発生し、
この信号の論理値はMSBの論理反転値に等
しい。信号Ｑ（ｔ）および（ｔ）をそれぞれ制
御信号出力端子４０３および４０２を経てスイツ
チング装置２に供給する。
計数位置の他の３つのビツトはコードワード
（これを後に残留ワードとす称る）を成し、この
コードワードはカウンタ４０４の出力端子４０９
から取り出すことができ、これを制御信号
（ｔ）とＱ（ｔ）によつて制御される２個のAND
−ゲート回路４１２および４１３に供給する。
AND−ゲート回路４１３の出力端子はOR−ゲー
ト回路４１４の一方方の入力端子に直接接続し、
AND−ゲート回路４１２の出力端子はインバー
タ回路４１５を介してOR−ゲート回路４１４の
他方の入力端子に接続する。このOR−ゲート回
路４１４の出力端子は制御回路４のアドレスコー
ド出力端子４０１に接続する。
（これを後に残留ワードとす称る）を成し、この
コードワードはカウンタ４０４の出力端子４０９
から取り出すことができ、これを制御信号
（ｔ）とＱ（ｔ）によつて制御される２個のAND
−ゲート回路４１２および４１３に供給する。
AND−ゲート回路４１３の出力端子はOR−ゲー
ト回路４１４の一方方の入力端子に直接接続し、
AND−ゲート回路４１２の出力端子はインバー
タ回路４１５を介してOR−ゲート回路４１４の
他方の入力端子に接続する。このOR−ゲート回
路４１４の出力端子は制御回路４のアドレスコー
ド出力端子４０１に接続する。
Ｑ（ｔ）＝１で、かつカウンタ４０４が例えば残
留ワード０１０を供給する場合、このワードはア
ドレスコードとしてアドレスデコードダ３０６に
直接供給され、かつフイルタ係数b2,0がデイジタ
ルフイルタ１の巡回部分における乗算装置１１０
に供給される。
留ワード０１０を供給する場合、このワードはア
ドレスコードとしてアドレスデコードダ３０６に
直接供給され、かつフイルタ係数b2,0がデイジタ
ルフイルタ１の巡回部分における乗算装置１１０
に供給される。
Ｑ（ｔ）＝０、従つて（ｔ）＝Ｉ（即ちMSB＝
０）で、しかも残留ワードが１０１に相当する場
合、この残留ワードはインバータ回路４１５に供
給されて、その残留ワードの各ビツトが反転され
て、反転残留ワード０１０となり、これがOR−
ゲート回路４１４を介してアドレスデコーダ３０
６にアドレスコードとして供給され、これに応答
して再びフイルタ係数b2,0が係数出力端子３０２
に現われるも、この場合には斯かるフイルタ係数
はデイジタルフイルタ１の非巡回部分における乗
算装置１０７に供給される。
０）で、しかも残留ワードが１０１に相当する場
合、この残留ワードはインバータ回路４１５に供
給されて、その残留ワードの各ビツトが反転され
て、反転残留ワード０１０となり、これがOR−
ゲート回路４１４を介してアドレスデコーダ３０
６にアドレスコードとして供給され、これに応答
して再びフイルタ係数b2,0が係数出力端子３０２
に現われるも、この場合には斯かるフイルタ係数
はデイジタルフイルタ１の非巡回部分における乗
算装置１０７に供給される。
第２ａ図は係数a0,0の値を0.9315に等しく選定
し、かつこの図に示す値をフイルタ係数bi,0に順
次割り当てた場合に、第１図に示す音質調節装置
によつて得られる低音部調節用の一連の伝達特性
を示したものである。
し、かつこの図に示す値をフイルタ係数bi,0に順
次割り当てた場合に、第１図に示す音質調節装置
によつて得られる低音部調節用の一連の伝達特性
を示したものである。
第２図は係数a0,0の値を0.9000に等しく選定し、
かつこの図に示す値をフイルタ係数bi,0に順次割
り当てた場合に、第１図に示す音質調節装置によ
つて得られる高音部調節用の一連の伝達特性を示
したものである。
かつこの図に示す値をフイルタ係数bi,0に順次割
り当てた場合に、第１図に示す音質調節装置によ
つて得られる高音部調節用の一連の伝達特性を示
したものである。
前述したように、所望な伝達関数は極めて種々
な方法で作製されるデイジタルフイルタによつて
実現することができる。第１図に示す音質調節装
置に用いられる巡回形デイジタルフイルタ１では
巡回部分と非巡回部分とが互いに完全に分かれて
いる。しかし、巡回形デイジタルフイルタは或る
素子が巡回および非巡回部分の双方に共通となる
ように作製することもできる。つまり、巡回形フ
イルタを第３図に示すように作製することができ
る。この巡回形デイジタルフイルタは信号入力端
子１０１と、信号出力端子１０２と、係数入力端
子１０３および１０４とを有している。さらにこ
のフイルタは２個の加算器１０５および１０８
と、２個の乗算装置１０７および１１０も具えて
いる。この例の巡回形デイジタルフイルタには１
個の遅延装置１０６があるだけである。この場
合、フイルタの巡回部分は素子１０８，１０６お
よび１１０を含む回路によつて形成され、非巡回
部分は素子１０５，１０６および１０７を具えて
いる回路によつて形成される。
な方法で作製されるデイジタルフイルタによつて
実現することができる。第１図に示す音質調節装
置に用いられる巡回形デイジタルフイルタ１では
巡回部分と非巡回部分とが互いに完全に分かれて
いる。しかし、巡回形デイジタルフイルタは或る
素子が巡回および非巡回部分の双方に共通となる
ように作製することもできる。つまり、巡回形フ
イルタを第３図に示すように作製することができ
る。この巡回形デイジタルフイルタは信号入力端
子１０１と、信号出力端子１０２と、係数入力端
子１０３および１０４とを有している。さらにこ
のフイルタは２個の加算器１０５および１０８
と、２個の乗算装置１０７および１１０も具えて
いる。この例の巡回形デイジタルフイルタには１
個の遅延装置１０６があるだけである。この場
合、フイルタの巡回部分は素子１０８，１０６お
よび１１０を含む回路によつて形成され、非巡回
部分は素子１０５，１０６および１０７を具えて
いる回路によつて形成される。
第１図に示したデイジタル式の音質調節装置の
例では、一次の巡回形デイジタルフイルタを用い
るため、斯かる音質調節装置は低音または高音部
調節用に特に好適である。しかし斯かる音質調節
装置を等化目的用に用いる必要がある場合には、
斯かる巡回路デイジタルフイルタを少なくとも二
次の巡回形デイジタルフイルタとして、その伝達
関数が少なくとも２つの零点と、２つの極を有す
るようにする必要がある。
例では、一次の巡回形デイジタルフイルタを用い
るため、斯かる音質調節装置は低音または高音部
調節用に特に好適である。しかし斯かる音質調節
装置を等化目的用に用いる必要がある場合には、
斯かる巡回路デイジタルフイルタを少なくとも二
次の巡回形デイジタルフイルタとして、その伝達
関数が少なくとも２つの零点と、２つの極を有す
るようにする必要がある。
第４図は二次の巡回路デイジタルフイルタ１を
用いるデイジタル式の音質調節装置の例を示すブ
ロツク線図であり、この例はその大部分が第１図
の例の回路に対応するが、相違点はつぎに列記す
る点である。即ち、 (1) 信号入力端子１０１、信号出力端子１０２、
係数出力端子１０３および１０４、加算器１０
５および１０８、遅延装置１０６、乗算装置１
０７および１１０以外に、この第４図に示す例
における二次の巡回形デイジタルフイルタ１は
係数入力端子１１１および１１２、加算器１１
３および１１４、乗算装置１１５および１１
６、遅延装置１１７も具えている。第４図に示
す巡回形デイジタルフイルタは周知の構造をし
ており、これは素子１０８，１０６，１１７，
１１０，１１６，１１４を含む巡回部分と、素
子１０６，１１７，１０７，１１５，１０５，
１０３を含む非巡回部分とを具えている。
用いるデイジタル式の音質調節装置の例を示すブ
ロツク線図であり、この例はその大部分が第１図
の例の回路に対応するが、相違点はつぎに列記す
る点である。即ち、 (1) 信号入力端子１０１、信号出力端子１０２、
係数出力端子１０３および１０４、加算器１０
５および１０８、遅延装置１０６、乗算装置１
０７および１１０以外に、この第４図に示す例
における二次の巡回形デイジタルフイルタ１は
係数入力端子１１１および１１２、加算器１１
３および１１４、乗算装置１１５および１１
６、遅延装置１１７も具えている。第４図に示
す巡回形デイジタルフイルタは周知の構造をし
ており、これは素子１０８，１０６，１１７，
１１０，１１６，１１４を含む巡回部分と、素
子１０６，１１７，１０７，１１５，１０５，
１０３を含む非巡回部分とを具えている。
(2) 第４図の例におけるスイツチング装置２は二
重構造のものであり、これは第１図に既に示し
たAND−ゲート回路２０７〜２１０と、OR−
ゲート回路２１１および２１２とで形成する元
のスイツチング回路以外に、この元のスイツチ
ング回路と同一構成で、AND−ゲート回路２
１３〜２１６と、OR−ゲート回路２１７およ
び２１８とで形成する第２のスイツチング回路
も具えている。この第２スイツチング回路は係
数入力端子２１９および２２０を係数出力端子
２２１および２２２に接続する。この例の場合
にも係数出力端子２０３および２０４をデイジ
タルフイルタ１の係数入力端子１０３および１
０４に接続し、係数出力端子２２１および２２
２をデイジタルフイルタ１の係数入力端子１１
１および１１２にそれぞれ接続する。
重構造のものであり、これは第１図に既に示し
たAND−ゲート回路２０７〜２１０と、OR−
ゲート回路２１１および２１２とで形成する元
のスイツチング回路以外に、この元のスイツチ
ング回路と同一構成で、AND−ゲート回路２
１３〜２１６と、OR−ゲート回路２１７およ
び２１８とで形成する第２のスイツチング回路
も具えている。この第２スイツチング回路は係
数入力端子２１９および２２０を係数出力端子
２２１および２２２に接続する。この例の場合
にも係数出力端子２０３および２０４をデイジ
タルフイルタ１の係数入力端子１０３および１
０４に接続し、係数出力端子２２１および２２
２をデイジタルフイルタ１の係数入力端子１１
１および１１２にそれぞれ接続する。
(3) 第４図の例におけるメモリ手段３は係数出力
端子３０１および３０２以外にスイツチング装
置２の係数入力端子２１９および２２０に接続
する係数出力端子３０７および３０８も有して
いる。第４図に示すフイルタは二次のデイジタ
ルフイルタであり、しかもその伝達関数は２つ
の零点以外に２つの極も有しているため、この
場合のフイルタ係数の各サブグループは２つの
フイルタ係数で構成される。特に、フイルタ係
数の第１サブグループは第１メモリフイールド
３０４のメモリ位置に記憶されるメモリ係数
a0,0とa0,1によつて形成し、これらのメモリ係数
a0,0およびa0,1を絶えず係数出力端子３０１およ
び３０７にそれぞれ供給する。フイルタ係数の
各第２サブグループも第２メモリフイールド３
０５（ｉ）のメモリ位置に各々記憶される２つ
のフイルタ係数bi,0およびbi,1（ここにｉ＝１、
２、３、４、５）によつて形成し、これらのフ
イルタ係数を係数出力端子３０２および３０８
にそれぞれ供給することができる。これら２つ
のメモリフイールドの各々は、第１図につき述
べた方法でアドレスデコーダ３０６によつてア
ドレスすることができ、アドレスデコードダ３
０６には第１図に示した制御回路と同様な構成
のものとし得る制御回路４によつて発生させる
ことのできるアドレスコードを供給する。
端子３０１および３０２以外にスイツチング装
置２の係数入力端子２１９および２２０に接続
する係数出力端子３０７および３０８も有して
いる。第４図に示すフイルタは二次のデイジタ
ルフイルタであり、しかもその伝達関数は２つ
の零点以外に２つの極も有しているため、この
場合のフイルタ係数の各サブグループは２つの
フイルタ係数で構成される。特に、フイルタ係
数の第１サブグループは第１メモリフイールド
３０４のメモリ位置に記憶されるメモリ係数
a0,0とa0,1によつて形成し、これらのメモリ係数
a0,0およびa0,1を絶えず係数出力端子３０１およ
び３０７にそれぞれ供給する。フイルタ係数の
各第２サブグループも第２メモリフイールド３
０５（ｉ）のメモリ位置に各々記憶される２つ
のフイルタ係数bi,0およびbi,1（ここにｉ＝１、
２、３、４、５）によつて形成し、これらのフ
イルタ係数を係数出力端子３０２および３０８
にそれぞれ供給することができる。これら２つ
のメモリフイールドの各々は、第１図につき述
べた方法でアドレスデコーダ３０６によつてア
ドレスすることができ、アドレスデコードダ３
０６には第１図に示した制御回路と同様な構成
のものとし得る制御回路４によつて発生させる
ことのできるアドレスコードを供給する。
第１図は低音部または高音部調節用の本発明に
よるデイジタル式音質調節装置の第１例を示すブ
ロツク線図；第２ａ図は第１図に示す音質調節装
置で得ることのできる一連の低音部調節特性を示
す図；第２ｂ図は第１図に示す音質調節装置で得
ることのできる一連の高音部制御特性を示す図；
第３図は第１図に示す音質調節装置に使用する巡
回形デイジタルフイルタの他の例を示すブロツク
線図；第４図は例えば等化目的用に特に好適なデ
イジタル式音質調節装置の第２例を示すブロツク
線図である。 １……巡回形デイジタルフイルタ、２……スイ
ツチング装置、３……メモリ手段、４……制御回
路、１０５……第１加算回路、１０６……第１遅
延装置、１０７……第１乗算装置、１０８……第
２加算回路、１０９……第２遅延装置、１１０…
…第２乗算装置、１１３，１１４……加算器、１
１５，１１６……乗算装置、１１７……遅延装
置、２０７，２０８，２０９，２１０，２１３，
２１４，２１５，２１６……AND−ゲート回路、
２１１，２１２，２１７，２１８……OR−ゲー
ト回路，３０４……第１メモリフイールド、３０
５（１）〜３０５（５）第２メモリフイールド、
３０６……アドレスデコーダ、４０４……アツプ
−ダウンカウンタ、４０５，４０６……スイツ
チ、４０７……クロツクパルス発生器、４１０…
…Ｄ−フリツプ・フロツプ、４１１……遅延装
置、４１２，４１３……AND−ゲート回路、４
１４……OR−ゲート回路、４１５……インバー
タ回路。
よるデイジタル式音質調節装置の第１例を示すブ
ロツク線図；第２ａ図は第１図に示す音質調節装
置で得ることのできる一連の低音部調節特性を示
す図；第２ｂ図は第１図に示す音質調節装置で得
ることのできる一連の高音部制御特性を示す図；
第３図は第１図に示す音質調節装置に使用する巡
回形デイジタルフイルタの他の例を示すブロツク
線図；第４図は例えば等化目的用に特に好適なデ
イジタル式音質調節装置の第２例を示すブロツク
線図である。 １……巡回形デイジタルフイルタ、２……スイ
ツチング装置、３……メモリ手段、４……制御回
路、１０５……第１加算回路、１０６……第１遅
延装置、１０７……第１乗算装置、１０８……第
２加算回路、１０９……第２遅延装置、１１０…
…第２乗算装置、１１３，１１４……加算器、１
１５，１１６……乗算装置、１１７……遅延装
置、２０７，２０８，２０９，２１０，２１３，
２１４，２１５，２１６……AND−ゲート回路、
２１１，２１２，２１７，２１８……OR−ゲー
ト回路，３０４……第１メモリフイールド、３０
５（１）〜３０５（５）第２メモリフイールド、
３０６……アドレスデコーダ、４０４……アツプ
−ダウンカウンタ、４０５，４０６……スイツ
チ、４０７……クロツクパルス発生器、４１０…
…Ｄ−フリツプ・フロツプ、４１１……遅延装
置、４１２，４１３……AND−ゲート回路、４
１４……OR−ゲート回路、４１５……インバー
タ回路。
Claims (1)
- 【特許請求の範囲】 １ デイジタル形態にて利用し得るオーデイオ信
号の周波数成分の振幅および位相を制御するため
の装置にあつて、前記周波数成分が予定した周波
数帯域内に位置し、前記装置が巡回部分と非巡回
部分とを有している巡回形デイジタルフイルタを
具えており、該フイルタにはデイジタルオーデイ
オ信号を供給せしめ、前記各部分によつて、メモ
リ手段に記憶されるフイルタ係数を受信するよう
にしたデイジタル式音質調節装置において、 前記メモリ手段をフイルタ係数の内の単一の第
１サブグループだけを記憶させる第１メモリフイ
ールドと、多数の第２メモリフイールドとに分
け、各第２メモリフイールドにはフイルタ係数の
各第２サブグループを記憶させ； 第１メモリフイールドに記憶されたフイルタ係
数の第１サブグループを前記非巡回部分または巡
回部分のいずれか一方に供給すると共にフイルタ
係数の第１サブグループが供給されない方の部分
にフイルタ係数の第２サブグループを供給するた
めの手段を設けた； ことを特徴とするデイジタル式音質調節装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8201344A NL8201344A (nl) | 1982-03-31 | 1982-03-31 | Digitale toonregelinrichting. |
| NL8201344 | 1982-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182315A JPS58182315A (ja) | 1983-10-25 |
| JPH0247891B2 true JPH0247891B2 (ja) | 1990-10-23 |
Family
ID=19839512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054063A Granted JPS58182315A (ja) | 1982-03-31 | 1983-03-31 | デイジタル式音質調節装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4580237A (ja) |
| EP (1) | EP0090464B1 (ja) |
| JP (1) | JPS58182315A (ja) |
| KR (1) | KR900007926B1 (ja) |
| AT (1) | ATE14174T1 (ja) |
| AU (1) | AU555157B2 (ja) |
| DE (1) | DE3360345D1 (ja) |
| HK (1) | HK58186A (ja) |
| NL (1) | NL8201344A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0312137B1 (en) * | 1985-06-26 | 1993-09-15 | Koninklijke Philips Electronics N.V. | Bandfilter |
| NL8501834A (nl) * | 1985-06-26 | 1987-01-16 | Philips Nv | Egalisatie-inrichting met verschuifbare bandfilters en een digitaal filter eventueel te gebruiken in de egalisatie-inrichting. |
| JPS6276316A (ja) * | 1985-09-27 | 1987-04-08 | Victor Co Of Japan Ltd | デジタル・フイルタ |
| JPS62291212A (ja) * | 1986-06-10 | 1987-12-18 | Fujitsu Ten Ltd | 音質制御装置 |
| JPS62292009A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ten Ltd | 音質制御装置 |
| US4783756A (en) * | 1986-09-24 | 1988-11-08 | Rca Licensing Corporation | Sampled data tone control system |
| JPH0646686B2 (ja) * | 1986-10-24 | 1994-06-15 | 日本電気株式会社 | Ｆｍ変調器 |
| US4764967A (en) * | 1986-10-27 | 1988-08-16 | Rca Licensing Corporation | Tone control system for sampled data signals |
| JPH0748633B2 (ja) * | 1987-03-11 | 1995-05-24 | 日本ビクター株式会社 | オ−デイオ用振幅及び群遅延の調整装置 |
| JPH035961A (ja) * | 1989-06-01 | 1991-01-11 | Pioneer Electron Corp | 記録媒体演奏装置 |
| JPH07114337B2 (ja) * | 1989-11-07 | 1995-12-06 | パイオニア株式会社 | ディジタルオーディオ信号処理装置 |
| GB2293507B (en) * | 1994-09-20 | 1999-01-13 | Sony Uk Ltd | Digital signal processing |
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|---|---|---|---|---|
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| US3706076A (en) * | 1970-12-21 | 1972-12-12 | Bell Telephone Labor Inc | Programmable digital filter apparatus |
| NL169535C (nl) * | 1974-11-14 | 1982-07-16 | Philips Nv | Digitale signaalbewerkingsinrichting met gestuurde kwantisering. |
| JPS54554A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Digital filter |
| US4117541A (en) * | 1977-11-07 | 1978-09-26 | Communications Satellite Corporation | Configurable parallel arithmetic structure for recursive digital filtering |
| JPS5571316A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Recursive digital filter |
| JPS55153052A (en) * | 1979-05-16 | 1980-11-28 | Nec Corp | Digital multiplier |
| GB2061656B (en) * | 1979-09-14 | 1983-10-19 | Victor Company Of Japan | Digital filter |
| GB2075299B (en) * | 1980-04-22 | 1983-10-19 | Casio Computer Co Ltd | Digital filter device |
| US4467440A (en) * | 1980-07-09 | 1984-08-21 | Casio Computer Co., Ltd. | Digital filter apparatus with resonance characteristics |
| JPS57142022A (en) * | 1981-02-26 | 1982-09-02 | Casio Comput Co Ltd | Resonance characteristic controlling system in digital filter |
-
1982
- 1982-03-31 NL NL8201344A patent/NL8201344A/nl not_active Application Discontinuation
-
1983
- 1983-02-22 US US06/468,213 patent/US4580237A/en not_active Expired - Fee Related
- 1983-03-24 AT AT83200405T patent/ATE14174T1/de not_active IP Right Cessation
- 1983-03-24 EP EP83200405A patent/EP0090464B1/en not_active Expired
- 1983-03-24 DE DE8383200405T patent/DE3360345D1/de not_active Expired
- 1983-03-28 KR KR1019830001243A patent/KR900007926B1/ko not_active Expired
- 1983-03-30 AU AU13018/83A patent/AU555157B2/en not_active Ceased
- 1983-03-31 JP JP58054063A patent/JPS58182315A/ja active Granted
-
1986
- 1986-08-07 HK HK581/86A patent/HK58186A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| KR900007926B1 (ko) | 1990-10-23 |
| EP0090464A1 (en) | 1983-10-05 |
| KR840004329A (ko) | 1984-10-10 |
| AU1301883A (en) | 1983-10-06 |
| ATE14174T1 (de) | 1985-07-15 |
| EP0090464B1 (en) | 1985-07-03 |
| DE3360345D1 (en) | 1985-08-08 |
| JPS58182315A (ja) | 1983-10-25 |
| AU555157B2 (en) | 1986-09-11 |
| HK58186A (en) | 1986-08-15 |
| NL8201344A (nl) | 1983-10-17 |
| US4580237A (en) | 1986-04-01 |
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