JPH05145398A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH05145398A JPH05145398A JP3332464A JP33246491A JPH05145398A JP H05145398 A JPH05145398 A JP H05145398A JP 3332464 A JP3332464 A JP 3332464A JP 33246491 A JP33246491 A JP 33246491A JP H05145398 A JPH05145398 A JP H05145398A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- channel mos
- supply line
- mos transistor
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源線に発生するスッチングノイズを減少さ
せ、誤動作を防止する。 【構成】 ＮチャンネルＭＯＳトランジスタとＰチャン
ネルＭＯＳトランジスタとからなるインバータ回路を備
え、両ＭＯＳトランジスタの各ソース接点はそれぞれ第
一及び第二の電源線に接続されるとともに共通ドレイン
接点は出力端子に接続され、かつ共通ゲート接点には出
力信号が入力される構成の出力バッファ回路において、
ＮチャンネルＭＯＳトランジスタのソース接点と第一の
電源線との間に電流制限回を設けた。この電流制限回路
は、ＰチャンネルＭＯＳトランジスタのソース接点と第
二の電源線との間に設けてもよい。また、電流制限回路
としては、ＭＯＳトランジスタが挙げられる。
せ、誤動作を防止する。 【構成】 ＮチャンネルＭＯＳトランジスタとＰチャン
ネルＭＯＳトランジスタとからなるインバータ回路を備
え、両ＭＯＳトランジスタの各ソース接点はそれぞれ第
一及び第二の電源線に接続されるとともに共通ドレイン
接点は出力端子に接続され、かつ共通ゲート接点には出
力信号が入力される構成の出力バッファ回路において、
ＮチャンネルＭＯＳトランジスタのソース接点と第一の
電源線との間に電流制限回を設けた。この電流制限回路
は、ＰチャンネルＭＯＳトランジスタのソース接点と第
二の電源線との間に設けてもよい。また、電流制限回路
としては、ＭＯＳトランジスタが挙げられる。
Description
【０００１】
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特にＣＭＯＳ回路の出力バッファ回路に関する。
し、特にＣＭＯＳ回路の出力バッファ回路に関する。
【０００２】
【従来の技術】図３は、従来のＣＭＯＳ回路の出力バッ
ファ回路を示す。ＣＭＯＳ回路の出力段には、複数の出
力に対応して出力バッファ回路１０，２０，…，が設け
られる。例えば出力バッファ回路１０（２０）は、大駆
動能力のあるＰチャンネルＭＯＳトランジスタ１１（２
１）と同じく大駆動能力のあるＰチャンネルＭＯＳトラ
ンジスタ１２（２２）とからなるインバータ回路を備え
ている。
ファ回路を示す。ＣＭＯＳ回路の出力段には、複数の出
力に対応して出力バッファ回路１０，２０，…，が設け
られる。例えば出力バッファ回路１０（２０）は、大駆
動能力のあるＰチャンネルＭＯＳトランジスタ１１（２
１）と同じく大駆動能力のあるＰチャンネルＭＯＳトラ
ンジスタ１２（２２）とからなるインバータ回路を備え
ている。
【０００３】両ＭＯＳトランジスタ１１（２１）及び１
２（２２）の共通ゲートはＣＭＯＳ回路の出力信号が入
力される。また、両ＭＯＳトランジスタ１１（２１）及
び１２（２２）の共通ドレインは出力端子１３（２３）
に接続され、ここからＣＭＯＳ回路の出力が取り出され
る。さらに、ＰチャンネルＭＯＳトランジスタ１１（２
１）のソースは第二電源線Ｐ２と、ＮチャンネルＭＯＳ
トランジスタ１２（２２）のソースは第一電源線とそれ
ぞれ直接接続されている。
２（２２）の共通ゲートはＣＭＯＳ回路の出力信号が入
力される。また、両ＭＯＳトランジスタ１１（２１）及
び１２（２２）の共通ドレインは出力端子１３（２３）
に接続され、ここからＣＭＯＳ回路の出力が取り出され
る。さらに、ＰチャンネルＭＯＳトランジスタ１１（２
１）のソースは第二電源線Ｐ２と、ＮチャンネルＭＯＳ
トランジスタ１２（２２）のソースは第一電源線とそれ
ぞれ直接接続されている。
【０００４】上記構成の出力バッファ回路１０（２０）
において、ＣＭＯＳ回路の出力信号が「Ｈ」である場
合、ＰチャンネルＭＯＳトランジスタ１１（２１）は
「オフ」状態となり、ＮチャンネルＭＯＳトランジスタ
１２（２２）は「オン」状態となる。この結果、出力端
子１３（２３）にはＮチャンネルＭＯＳトランジスタ１
２（２２）を介して第一電源線Ｐ１の電位が出力され
る。
において、ＣＭＯＳ回路の出力信号が「Ｈ」である場
合、ＰチャンネルＭＯＳトランジスタ１１（２１）は
「オフ」状態となり、ＮチャンネルＭＯＳトランジスタ
１２（２２）は「オン」状態となる。この結果、出力端
子１３（２３）にはＮチャンネルＭＯＳトランジスタ１
２（２２）を介して第一電源線Ｐ１の電位が出力され
る。
【０００５】ＣＭＯＳ回路の出力信号が「Ｌ」である場
合、ＰチャンネルＭＯＳトランジスタ１１（２１）は
「オン」状態となり、ＮチャンネルＭＯＳトランジスタ
１２（２２）は「オフ」状態となる。この結果、出力端
子１３（２３）にはＰチャンネルＭＯＳトランジスタ１
１（２１）を介して第二電源線Ｐ２の電位が出力され
る。
合、ＰチャンネルＭＯＳトランジスタ１１（２１）は
「オン」状態となり、ＮチャンネルＭＯＳトランジスタ
１２（２２）は「オフ」状態となる。この結果、出力端
子１３（２３）にはＰチャンネルＭＯＳトランジスタ１
１（２１）を介して第二電源線Ｐ２の電位が出力され
る。
【０００６】
【発明が解決しようとする課題】従来の出力バッファ回
路は、複数個の出力バッファ回路、例えば１０及び２０
の出力端子１３及び２３が同時に「Ｈ」から「Ｌ」に変
化するとき、一時的にＮチャンネルＭＯＳトランジスタ
１２及び２２が同時に「オン」状態となる。この結果、
「Ｈ」から「Ｌ」へと変化した電流が出力端子１３及び
２３から第一電源線Ｐ１に同時に流れ込み、第一電源線
Ｐ１にノイズを発生する。
路は、複数個の出力バッファ回路、例えば１０及び２０
の出力端子１３及び２３が同時に「Ｈ」から「Ｌ」に変
化するとき、一時的にＮチャンネルＭＯＳトランジスタ
１２及び２２が同時に「オン」状態となる。この結果、
「Ｈ」から「Ｌ」へと変化した電流が出力端子１３及び
２３から第一電源線Ｐ１に同時に流れ込み、第一電源線
Ｐ１にノイズを発生する。
【０００７】同様に、出力端子１３及び２３が同時に
「Ｌ」から「Ｈ」へと変化するとき、一時的にＰチャン
ネルＭＯＳトランジスタ１１及び２１が同時に「オン」
状態となる。この結果、「Ｌ」から「Ｈ」へと変化した
電流が出力端子１３及び２３から第二電源線Ｐ２に同時
に流れ込み、第二電源線Ｐ２にノイズを発生する。
「Ｌ」から「Ｈ」へと変化するとき、一時的にＰチャン
ネルＭＯＳトランジスタ１１及び２１が同時に「オン」
状態となる。この結果、「Ｌ」から「Ｈ」へと変化した
電流が出力端子１３及び２３から第二電源線Ｐ２に同時
に流れ込み、第二電源線Ｐ２にノイズを発生する。
【０００８】第一及び第二電源線Ｐ１及びＰ２はいずれ
も入力バッファ回路と接続されているので、上記のよう
に第一及び第二電源線Ｐ１及びＰ２に発生したノイズは
入力バッファ回路の入力マージンを減少させ、誤動作の
原因となる。
も入力バッファ回路と接続されているので、上記のよう
に第一及び第二電源線Ｐ１及びＰ２に発生したノイズは
入力バッファ回路の入力マージンを減少させ、誤動作の
原因となる。
【０００９】
【発明の目的】そこで本発明の目的は、電源線に発生す
るスイッチングノイズを減少させ、誤動作を防止するこ
とができる出力バッファ回路を提供することにある。
るスイッチングノイズを減少させ、誤動作を防止するこ
とができる出力バッファ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の出力バッファ回
路は、ＮチャンネルＭＯＳトランジスタとＰチャンネル
ＭＯＳトランジスタとからなるインバータ回路を備え、
前記両ＭＯＳトランジスタの各ソース接点はそれぞれ第
一及び第二の電源線に接続されるとともに共通ドレイン
接点は出力端子に接続され、かつ共通ゲート接点に出力
信号が入力される構成の出力バッファ回路において、前
記ＮチャンネルＭＯＳトランジスタのソース接点と前記
第一の電源線との間に電流制限回路を設けたことにより
上記問題点を解決した。
路は、ＮチャンネルＭＯＳトランジスタとＰチャンネル
ＭＯＳトランジスタとからなるインバータ回路を備え、
前記両ＭＯＳトランジスタの各ソース接点はそれぞれ第
一及び第二の電源線に接続されるとともに共通ドレイン
接点は出力端子に接続され、かつ共通ゲート接点に出力
信号が入力される構成の出力バッファ回路において、前
記ＮチャンネルＭＯＳトランジスタのソース接点と前記
第一の電源線との間に電流制限回路を設けたことにより
上記問題点を解決した。
【００１１】上記電流制限回路は、前記ＰチャンネルＭ
ＯＳトランジスタのソース接点と前記第二の電源線との
間に設けてもよい。また、上記電流制限回路としては、
例えばＭＯＳトランジスタが採用できる。
ＯＳトランジスタのソース接点と前記第二の電源線との
間に設けてもよい。また、上記電流制限回路としては、
例えばＭＯＳトランジスタが採用できる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す回路図である。図に
おいて、出力バッファ回路１０（２０）は、基本的には
従来の出力バッファ回路と同じ構成であり、Ｐチャンネ
ルＭＯＳトランジスタ１１（２１）とＰチャンネルＭＯ
Ｓトランジスタ１２（２２）とからなるインバータ回路
を備えている。また、両ＭＯＳトランジスタ１１（２
１）及び１２（２２）の共通ゲートはＣＭＯＳ回路の出
力信号が入力され、両ＭＯＳトランジスタ１１（２１）
及び１２（２２）の共通ドレインは出力端子１３（２
３）に接続され、ここからＣＭＯＳ回路の出力が取り出
される。
る。図１は本発明の一実施例を示す回路図である。図に
おいて、出力バッファ回路１０（２０）は、基本的には
従来の出力バッファ回路と同じ構成であり、Ｐチャンネ
ルＭＯＳトランジスタ１１（２１）とＰチャンネルＭＯ
Ｓトランジスタ１２（２２）とからなるインバータ回路
を備えている。また、両ＭＯＳトランジスタ１１（２
１）及び１２（２２）の共通ゲートはＣＭＯＳ回路の出
力信号が入力され、両ＭＯＳトランジスタ１１（２１）
及び１２（２２）の共通ドレインは出力端子１３（２
３）に接続され、ここからＣＭＯＳ回路の出力が取り出
される。
【００１３】本実施例においては、出力バッファ回路１
０及び２０の各ＮチャンネルＭＯＳトランジスタ１２，
２２のソースが共通の接点ａに接続され、この接点ａと
第一電源線Ｐ１とは電流制限回路として働くＮチャンネ
ルＭＯＳトランジスタ１のソース・ドレインを介して接
続されている。このＮチャンネルＭＯＳトランジスタ１
はゲートが「Ｈ」レベルにクランプされ、常に「オン」
状態となっている。
０及び２０の各ＮチャンネルＭＯＳトランジスタ１２，
２２のソースが共通の接点ａに接続され、この接点ａと
第一電源線Ｐ１とは電流制限回路として働くＮチャンネ
ルＭＯＳトランジスタ１のソース・ドレインを介して接
続されている。このＮチャンネルＭＯＳトランジスタ１
はゲートが「Ｈ」レベルにクランプされ、常に「オン」
状態となっている。
【００１４】上記構成の出力バッファ回路において、出
力バッファ回路１０，２０の出力端子１３と２３が同時
に「Ｈ」から「Ｌ」に変化したとき、「Ｈ」から「Ｌ」
へと変化した電流が出力端子１３及び２３から接点ａに
流れ込むが、ＮチャンネルＭＯＳトランジスタ１のソー
ス・ドレイン間はこのトランジスタのディメンジョンに
より決められたオン電流以上の電流は流れないので、第
一電源線Ｐ１にはこのオン電流以上の電流は流れず、第
一電源線Ｐ１に発生するノイズは減少する。
力バッファ回路１０，２０の出力端子１３と２３が同時
に「Ｈ」から「Ｌ」に変化したとき、「Ｈ」から「Ｌ」
へと変化した電流が出力端子１３及び２３から接点ａに
流れ込むが、ＮチャンネルＭＯＳトランジスタ１のソー
ス・ドレイン間はこのトランジスタのディメンジョンに
より決められたオン電流以上の電流は流れないので、第
一電源線Ｐ１にはこのオン電流以上の電流は流れず、第
一電源線Ｐ１に発生するノイズは減少する。
【００１５】図２は本発明の他の実施例を示す回路図で
ある。本実施例も基本的には従来の出力バッファ回路と
同じ構成であり、ＰチャンネルＭＯＳトランジスタ１１
（２１）とＰチャンネルＭＯＳトランジスタ１２（２
２）とからなるインバータ回路を備えている。また、両
ＭＯＳトランジスタ１１（２１）及び１２（２２）の共
通ゲートはＣＭＯＳ回路の出力信号が入力され、両ＭＯ
Ｓトランジスタ１１（２１）及び１２（２２）の共通ド
レインは出力端子１３（２３）に接続され、ここからＣ
ＭＯＳ回路の出力が取り出される。
ある。本実施例も基本的には従来の出力バッファ回路と
同じ構成であり、ＰチャンネルＭＯＳトランジスタ１１
（２１）とＰチャンネルＭＯＳトランジスタ１２（２
２）とからなるインバータ回路を備えている。また、両
ＭＯＳトランジスタ１１（２１）及び１２（２２）の共
通ゲートはＣＭＯＳ回路の出力信号が入力され、両ＭＯ
Ｓトランジスタ１１（２１）及び１２（２２）の共通ド
レインは出力端子１３（２３）に接続され、ここからＣ
ＭＯＳ回路の出力が取り出される。
【００１６】本実施例においては、出力バッファ回路１
０及び２０の各ＰチャンネルＭＯＳトランジスタ１１，
２１のソースが共通の接点ｂに接続され、この接点ｂと
第二電源線Ｐ２とは電流制限回路として働くＰチャンネ
ルＭＯＳトランジスタ２のソース・ドレインを介して接
続されている。このＰチャンネルＭＯＳトランジスタ２
はゲートが「Ｌ」レベルにクランプされ、常に「オン」
状態となっている。
０及び２０の各ＰチャンネルＭＯＳトランジスタ１１，
２１のソースが共通の接点ｂに接続され、この接点ｂと
第二電源線Ｐ２とは電流制限回路として働くＰチャンネ
ルＭＯＳトランジスタ２のソース・ドレインを介して接
続されている。このＰチャンネルＭＯＳトランジスタ２
はゲートが「Ｌ」レベルにクランプされ、常に「オン」
状態となっている。
【００１７】上記構成の出力バッファ回路において、出
力バッファ回路１０，２０の出力端子１３と２３が同時
に「Ｌ」から「Ｈ」に変化したとき、「Ｌ」から「Ｈ」
へと変化した電流が出力端子１３及び２３から接点ｂに
流れ込むが、ＰチャンネルＭＯＳトランジスタ２のソー
ス・ドレイン間はこのトランジスタのディメンジョンに
より決められたオン電流以上の電流は流れないので、第
二電源線Ｐ２にはこのオン電流以上の電流は流れず、第
二電源線Ｐ２に発生するノイズは減少する。
力バッファ回路１０，２０の出力端子１３と２３が同時
に「Ｌ」から「Ｈ」に変化したとき、「Ｌ」から「Ｈ」
へと変化した電流が出力端子１３及び２３から接点ｂに
流れ込むが、ＰチャンネルＭＯＳトランジスタ２のソー
ス・ドレイン間はこのトランジスタのディメンジョンに
より決められたオン電流以上の電流は流れないので、第
二電源線Ｐ２にはこのオン電流以上の電流は流れず、第
二電源線Ｐ２に発生するノイズは減少する。
【００１８】
【発明の効果】以上説明したように本発明は、インバー
タ回路を構成するトランジスタのソースと電源線との間
に電流制限回路を設けたので、電源線に発生するスイッ
チングノイズが減少し、誤動作を防止することができる
という効果がある。
タ回路を構成するトランジスタのソースと電源線との間
に電流制限回路を設けたので、電源線に発生するスイッ
チングノイズが減少し、誤動作を防止することができる
という効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】従来の出力バッファ回路を示す回路図である。
１，１２，２２ ＮチャンネルＭＯＳトランジスタ ２，１１，２１ ＰチャンネルＭＯＳトランジスタ １０，２０ 出力バッファ回路 １３，２３ 出力端子 Ｐ１ 第一電源線 Ｐ２ 第二電源線
Claims (3)
- 【請求項１】 ＮチャンネルＭＯＳトランジスタとＰチ
ャンネルＭＯＳトランジスタとからなるインバータ回路
を備え、前記両ＭＯＳトランジスタの各ソース接点はそ
れぞれ第一及び第二の電源線に接続されるとともに共通
ドレイン接点は出力端子に接続され、かつ共通ゲート接
点に出力信号が入力される構成の出力バッファ回路にお
いて、前記ＮチャンネルＭＯＳトランジスタのソース接
点と前記第一の電源線との間に電流制限回路を設けたこ
とを特徴とする出力バッファ回路。 - 【請求項２】 ＮチャンネルＭＯＳトランジスタとＰチ
ャンネルＭＯＳトランジスタとからなるインバータ回路
を備え、前記両ＭＯＳトランジスタの各ソース接点はそ
れぞれ第一及び第二の電源線に接続されるとともに共通
ドレイン接点は出力端子に接続され、かつ共通ゲート接
点に出力信号が入力される構成の出力バッファ回路にお
いて、前記ＰチャンネルＭＯＳトランジスタのソース接
点と前記第二の電源線との間に電流制限回路を設けたこ
とを特徴とする出力バッファ回路。 - 【請求項３】 前記電流制限回路はＭＯＳトランジスタ
である請求項１又は請求項２に記載の出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332464A JPH05145398A (ja) | 1991-11-21 | 1991-11-21 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332464A JPH05145398A (ja) | 1991-11-21 | 1991-11-21 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145398A true JPH05145398A (ja) | 1993-06-11 |
Family
ID=18255270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332464A Pending JPH05145398A (ja) | 1991-11-21 | 1991-11-21 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145398A (ja) |
-
1991
- 1991-11-21 JP JP3332464A patent/JPH05145398A/ja active Pending
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