JPH07283717A - Ｃｍｏｓインバータ回路の貫通電流防止回路 - Google Patents
Ｃｍｏｓインバータ回路の貫通電流防止回路Info
- Publication number
- JPH07283717A JPH07283717A JP6071724A JP7172494A JPH07283717A JP H07283717 A JPH07283717 A JP H07283717A JP 6071724 A JP6071724 A JP 6071724A JP 7172494 A JP7172494 A JP 7172494A JP H07283717 A JPH07283717 A JP H07283717A
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- Japan
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- transistor
- circuit
- terminal
- power supply
- transistors
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Abstract
(57)【要約】
【目的】 ＣＭＯＳインバータ回路の貫通電流を簡単な
回路構成で完全に防止する。 【構成】 インバータを構成するトランジスタ５，６の
各々に、同一導電型のトランジスタ４，７を夫々直列に
挿入し、これ等直列挿入トランジスタ４，７のゲートに
対して遅延回路３を介して入力信号を供給する。トラン
ジスタ４，７はトランジスタ５，６に対して遅れて追従
動作するので、一つのトランジスタがオンの時は、他の
トランジスタが必ずオフとなっているので、貫通電流は
何等流れない。
回路構成で完全に防止する。 【構成】 インバータを構成するトランジスタ５，６の
各々に、同一導電型のトランジスタ４，７を夫々直列に
挿入し、これ等直列挿入トランジスタ４，７のゲートに
対して遅延回路３を介して入力信号を供給する。トラン
ジスタ４，７はトランジスタ５，６に対して遅れて追従
動作するので、一つのトランジスタがオンの時は、他の
トランジスタが必ずオフとなっているので、貫通電流は
何等流れない。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳインバータ回路
の貫通電流防止回路に関するものである。
の貫通電流防止回路に関するものである。
【０００２】
【従来の技術】ＣＭＯＳインバータ回路は、周知の様
に、図３に示す構成である。すなわち、入力端子１から
の入力信号はＰ及びＮチャンネルのトランジスタ５及び
６の共通ゲートに供給されており、両トランジスタの共
通ドレイン出力が出力端子２となってインバータ出力が
導出される。なお、８は正電源端子であり、９はアース
端子である。
に、図３に示す構成である。すなわち、入力端子１から
の入力信号はＰ及びＮチャンネルのトランジスタ５及び
６の共通ゲートに供給されており、両トランジスタの共
通ドレイン出力が出力端子２となってインバータ出力が
導出される。なお、８は正電源端子であり、９はアース
端子である。
【０００３】かかる構成におけるＣＭＯＳインバータ回
路では、Ｐ及びＮチャンネルの各トランジスタの動作速
度の僅かな相違により、入力信号のレベル遷移時に両ト
ランジスタ５，６が同時にオンする期間が必ず発生し、
よって正電源端子８からこれ等オントランジスタ５，６
を介してアース端子９へ貫通電流が流れ、それだけ余計
な電力が消費されることになる。
路では、Ｐ及びＮチャンネルの各トランジスタの動作速
度の僅かな相違により、入力信号のレベル遷移時に両ト
ランジスタ５，６が同時にオンする期間が必ず発生し、
よって正電源端子８からこれ等オントランジスタ５，６
を介してアース端子９へ貫通電流が流れ、それだけ余計
な電力が消費されることになる。
【０００４】図４は入力信号の状態（レベル）遷移に対
する各トランジスタのオンオフ状態を示したテーブルで
あり、入力遷移毎に貫通電流が生じることが分かる。
する各トランジスタのオンオフ状態を示したテーブルで
あり、入力遷移毎に貫通電流が生じることが分かる。
【０００５】そこで、かかる貫通電流を低減する技術と
して、特開平４−００３５１２号公報及び実開昭６１−
０４４８５４号公報に開示のものがある。
して、特開平４−００３５１２号公報及び実開昭６１−
０４４８５４号公報に開示のものがある。
【０００６】前者の技術では、出力バッファＨブリッジ
回路とそれを駆動するバッファ回路を出力回路として設
けて、相対的抵抗の比を大きく設定して出力波形の立上
りを遅く、立下りを速くするよう構成して、貫通電流の
低減を図っている。
回路とそれを駆動するバッファ回路を出力回路として設
けて、相対的抵抗の比を大きく設定して出力波形の立上
りを遅く、立下りを速くするよう構成して、貫通電流の
低減を図っている。
【０００７】後者の技術では、トランジスタのゲート電
極を低抵抗の多結晶シリコン配線構造とし、入力信号を
このゲート電極へ供給して入力波形の鈍りによる貫通電
流を低減する様になっている。
極を低抵抗の多結晶シリコン配線構造とし、入力信号を
このゲート電極へ供給して入力波形の鈍りによる貫通電
流を低減する様になっている。
【０００８】
【発明が解決しようとする課題】従来のこの種の貫通電
流防止回路では、あくまでも貫通電流の低減を目的とし
たものであり、完全な防止を図ることはできず、また特
に前者の技術では、回路構成が複雑となり得策ではない
という欠点がある。
流防止回路では、あくまでも貫通電流の低減を目的とし
たものであり、完全な防止を図ることはできず、また特
に前者の技術では、回路構成が複雑となり得策ではない
という欠点がある。
【０００９】そこで、本発明はかかる従来技術の問題点
を解消すべくなされたものであって、その目的とすると
ころは、簡単な構成で貫通電流の完全な防止を図ったＣ
ＭＯＳインバータ回路の貫通電流防止回路を提供するこ
とにある。
を解消すべくなされたものであって、その目的とすると
ころは、簡単な構成で貫通電流の完全な防止を図ったＣ
ＭＯＳインバータ回路の貫通電流防止回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明によれば、ゲート
に入力端子が接続され第１の電源端子と出力端子との間
に設けられた第１導電型の第１のトランジスタと、ゲー
トに前記入力端子が接続され第２の電源端子と前記出力
端子との間に設けられた第２導電型の第２のトランジス
タとを含むＣＭＯＳインバータ回路の貫通電流防止回路
であって、前記出力端子と前記第１の電源端子との間に
おいて前記第１のトランジスタと直列接続された第１導
電型の第３のトランジスタと、前記出力端子と前記第２
の電源端子との間において前記第２のトランジスタと直
列接続された第２導電型の第４のトランジスタと、前記
第３及び第４のトランジスタのゲートと前記入力端子と
の間に接続された遅延手段とを含むことを特徴とする貫
通電流防止回路が得られる。
に入力端子が接続され第１の電源端子と出力端子との間
に設けられた第１導電型の第１のトランジスタと、ゲー
トに前記入力端子が接続され第２の電源端子と前記出力
端子との間に設けられた第２導電型の第２のトランジス
タとを含むＣＭＯＳインバータ回路の貫通電流防止回路
であって、前記出力端子と前記第１の電源端子との間に
おいて前記第１のトランジスタと直列接続された第１導
電型の第３のトランジスタと、前記出力端子と前記第２
の電源端子との間において前記第２のトランジスタと直
列接続された第２導電型の第４のトランジスタと、前記
第３及び第４のトランジスタのゲートと前記入力端子と
の間に接続された遅延手段とを含むことを特徴とする貫
通電流防止回路が得られる。
【００１１】
【作用】ＣＭＯＳインバータを構成するＰチャンネルト
ランジスタに対してこれよりも一定時間遅く追従して動
作するＰチャンネルトランジスタを直列に設け、また同
様にＮチャンネルトランジスタに対してこれよりも一定
時間遅く追従して動作するＮチャンネルトランジスタを
直列に設けることにより、いずれかのトランジスタがオ
ンしているときは必ず他のトランジスタがオフ状態にあ
るので、貫通電流は完全に防止される。
ランジスタに対してこれよりも一定時間遅く追従して動
作するＰチャンネルトランジスタを直列に設け、また同
様にＮチャンネルトランジスタに対してこれよりも一定
時間遅く追従して動作するＮチャンネルトランジスタを
直列に設けることにより、いずれかのトランジスタがオ
ンしているときは必ず他のトランジスタがオフ状態にあ
るので、貫通電流は完全に防止される。
【００１２】
【実施例】以下、図面を参照しつつ本発明の実施例を説
明する。
明する。
【００１３】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。ＣＭＯＳイ
ンバータを構成するＰチャンネルトランジスタ５のソー
スと正電源端子８との間にＰチャンネルトランジスタ４
を直列に挿入し、また同じくＮチャンネルトランジスタ
６のソースとアース端子９との間にＮチャンネルトラン
ジスタ７を直列に挿入し、これ等トランジスタ４，７の
ゲートには入力端子１の入力信号を遅延回路３を介して
供給する構成である。
３と同等部分は同一符号により示している。ＣＭＯＳイ
ンバータを構成するＰチャンネルトランジスタ５のソー
スと正電源端子８との間にＰチャンネルトランジスタ４
を直列に挿入し、また同じくＮチャンネルトランジスタ
６のソースとアース端子９との間にＮチャンネルトラン
ジスタ７を直列に挿入し、これ等トランジスタ４，７の
ゲートには入力端子１の入力信号を遅延回路３を介して
供給する構成である。
【００１４】かかる構成により、図２に入力遷移状態に
対する各トランジスタのオンオフ遷移状態をテーブルと
して示す如く、遅延回路３の入力信号遅延機能により、
直列に挿入されたトランジスタ４，７がインバータを構
成するトランジスタ５，６に対して夫々遅延時間だけ遅
れて追従動作（オンオフ）することになり、よって、い
ずれかのトランジスタがオンのときは他のトランジスタ
が必ずオフ状態にあるために、貫通電流が完全に抑止さ
れるのである。
対する各トランジスタのオンオフ遷移状態をテーブルと
して示す如く、遅延回路３の入力信号遅延機能により、
直列に挿入されたトランジスタ４，７がインバータを構
成するトランジスタ５，６に対して夫々遅延時間だけ遅
れて追従動作（オンオフ）することになり、よって、い
ずれかのトランジスタがオンのときは他のトランジスタ
が必ずオフ状態にあるために、貫通電流が完全に抑止さ
れるのである。
【００１５】尚、トランジスタ４，５の位置関係を図１
の例とは互いに逆としても良く、また同様にトランジス
タ６，７の位置関係をも逆としても良いものである。更
に、各トランジスタの導電型も図示の例とは逆としても
良く、その場合には、各電源端子の電源の正負の極性も
逆となることは明白である。
の例とは互いに逆としても良く、また同様にトランジス
タ６，７の位置関係をも逆としても良いものである。更
に、各トランジスタの導電型も図示の例とは逆としても
良く、その場合には、各電源端子の電源の正負の極性も
逆となることは明白である。
【００１６】また、アース端子９は負電源端子としても
良く、要は電源端子８に対して低い電位をとる電源端子
であれば良い。
良く、要は電源端子８に対して低い電位をとる電源端子
であれば良い。
【００１７】
【発明の効果】以上述べた様に、本発明によれば、単に
トランジスタをＣＭＯＳインバータ素子に夫々直列接続
してこれ等直列接続したトランジスタを入力信号を遅延
した信号でオンオフ制御するだけの簡単な構成で貫通電
流を完全に抑止することが可能となるという効果があ
る。
トランジスタをＣＭＯＳインバータ素子に夫々直列接続
してこれ等直列接続したトランジスタを入力信号を遅延
した信号でオンオフ制御するだけの簡単な構成で貫通電
流を完全に抑止することが可能となるという効果があ
る。
【図１】本発明の実施例の回路図である。
【図２】図１の回路の入力信号遷移に対する各トランジ
スタのオンオフ遷移状態示す図である。
スタのオンオフ遷移状態示す図である。
【図３】従来のＣＭＯＳインバータ回路を示す図であ
る。
る。
【図４】図３の回路の入力信号遷移に対する各トランジ
スタのオンオフ遷移状態示す図である。
スタのオンオフ遷移状態示す図である。
１ 入力端子 ２ 出力端子 ３ 遅延回路 ４，５ Ｐチャンネルトランジスタ ６，７ Ｎチャンネルトランジスタ ８ 正電源端子 ９ アース端子
Claims (2)
- 【請求項１】 ゲートに入力端子が接続され第１の電源
端子と出力端子との間に設けられた第１導電型の第１の
トランジスタと、ゲートに前記入力端子が接続され第２
の電源端子と前記出力端子との間に設けられた第２導電
型の第２のトランジスタとを含むＣＭＯＳインバータ回
路の貫通電流防止回路であって、前記出力端子と前記第
１の電源端子との間において前記第１のトランジスタと
直列接続された第１導電型の第３のトランジスタと、前
記出力端子と前記第２の電源端子との間において前記第
２のトランジスタと直列接続された第２導電型の第４の
トランジスタと、前記第３及び第４のトランジスタのゲ
ートと前記入力端子との間に接続された遅延手段とを含
むことを特徴とする貫通電流防止回路。 - 【請求項２】 前記第１及び第２の電源端子は夫々正電
源端子及びアース端子であり、前記第１及び第２の導電
型は夫々Ｐチャンネル及びＮチャンネルであることを特
徴とする請求項１記載の貫通電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6071724A JPH07283717A (ja) | 1994-04-11 | 1994-04-11 | Ｃｍｏｓインバータ回路の貫通電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6071724A JPH07283717A (ja) | 1994-04-11 | 1994-04-11 | Ｃｍｏｓインバータ回路の貫通電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283717A true JPH07283717A (ja) | 1995-10-27 |
Family
ID=13468762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6071724A Withdrawn JPH07283717A (ja) | 1994-04-11 | 1994-04-11 | Ｃｍｏｓインバータ回路の貫通電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11185361A (ja) * | 1997-12-17 | 1999-07-09 | Nec Corp | 出力バッファ回路 |
| JP2010147736A (ja) * | 2008-12-18 | 2010-07-01 | Renesas Electronics Corp | 出力バッファ回路 |
-
1994
- 1994-04-11 JP JP6071724A patent/JPH07283717A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11185361A (ja) * | 1997-12-17 | 1999-07-09 | Nec Corp | 出力バッファ回路 |
| JP2010147736A (ja) * | 2008-12-18 | 2010-07-01 | Renesas Electronics Corp | 出力バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |