JPH0514627A - 画像読取装置 - Google Patents
画像読取装置Info
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- JPH0514627A JPH0514627A JP3183409A JP18340991A JPH0514627A JP H0514627 A JPH0514627 A JP H0514627A JP 3183409 A JP3183409 A JP 3183409A JP 18340991 A JP18340991 A JP 18340991A JP H0514627 A JPH0514627 A JP H0514627A
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- 239000000284 extract Substances 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000001444 catalytic combustion detection Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 複数のラインセンサのデータを、１個のＲＡ
Ｍで簡素にかつ無駄な時間を要することなく効率良く並
列処理できるようにする。 【構成】 複数のラインセンサＡ1・Ａ2・Ａ3・Ａ4のデ
ジタル変換された信号を各ラインセンサごとに分割して
取り出すセレクタ部Ｈと、そのデジタル信号を、全ライ
ンセンサにつき２ライン分まとめて記憶できる容量を有
する１個のランダムアクセスメモリ（ＲＡＭ）Ｅと、分
割された各ラインセンサ毎のデジタル信号を、各ライン
センサにつき第１画素から順次ＲＡＭに書き込むと共
に、ＲＡＭに記憶された複数のラインセンサのデジタル
信号をラインセンサの配列順序に従い順次読み出すＲＡ
Ｍ制御部Ｆとを備える。
Ｍで簡素にかつ無駄な時間を要することなく効率良く並
列処理できるようにする。 【構成】 複数のラインセンサＡ1・Ａ2・Ａ3・Ａ4のデ
ジタル変換された信号を各ラインセンサごとに分割して
取り出すセレクタ部Ｈと、そのデジタル信号を、全ライ
ンセンサにつき２ライン分まとめて記憶できる容量を有
する１個のランダムアクセスメモリ（ＲＡＭ）Ｅと、分
割された各ラインセンサ毎のデジタル信号を、各ライン
センサにつき第１画素から順次ＲＡＭに書き込むと共
に、ＲＡＭに記憶された複数のラインセンサのデジタル
信号をラインセンサの配列順序に従い順次読み出すＲＡ
Ｍ制御部Ｆとを備える。
Description
【０００１】
【産業上の利用分野】本発明は、広幅の原稿を読み取る
ため、複数のラインセンサをその走査方向に配列した画
像読取装置に関する。
ため、複数のラインセンサをその走査方向に配列した画
像読取装置に関する。
【０００２】
【従来の技術】この種の画像読取装置に使用されるライ
ンセンサは、非晶質のシリコン等からなる多数の受光素
子を、読み取るべき原稿の幅方向にライン状に並べたも
のである。今、Ａ４サイズの原稿の幅方向（約２１０m
m）を４００dot／inchの解像度で等倍に読み取るとする
と、約３００mmの基板上に約３５００個の受光素子を有
するラインセンサを必要とする。ところが、このような
多数の受光素子を、同一基板上に感度均一に欠落なく形
成するのは難しく、従って歩留まり等の改善がなされな
い限り、コスト面でも実用的ではない。
ンセンサは、非晶質のシリコン等からなる多数の受光素
子を、読み取るべき原稿の幅方向にライン状に並べたも
のである。今、Ａ４サイズの原稿の幅方向（約２１０m
m）を４００dot／inchの解像度で等倍に読み取るとする
と、約３００mmの基板上に約３５００個の受光素子を有
するラインセンサを必要とする。ところが、このような
多数の受光素子を、同一基板上に感度均一に欠落なく形
成するのは難しく、従って歩留まり等の改善がなされな
い限り、コスト面でも実用的ではない。
【０００３】そこで、約１０００個程度からなる短ライ
ンセンサをその走査方向に配列し、１ラインの画像を複
数に分割して読み取ることが行われている。このように
すると、同一基板上に形成すべき受光素子の数がそれほ
ど多くなくとも良いので、歩留まりの向上及びそれに伴
う上記のコスト面での問題をある程度解消できる。ま
た、このような複数の短ラインセンサを並べたイメージ
センサは、各短ラインセンサが独立した構造になってお
り、１個の受光素子に対する蓄積時間は１本の連続した
長ラインセンサと同じであるが、各短ラインセンサがそ
れぞれ独立していて並列処理を行うことができるので、
Ａ４幅の１ラインの所要時間は、短ラインセンサの受光
素子の約１０００個分の蓄積時間で済む。従って、実際
に使う上で、１本の連続した長ラインセンサよりもＡ４
幅の１ラインの読取所要時間ははるかに短く、装置自身
のスピードは数倍速くなる利点がある。
ンセンサをその走査方向に配列し、１ラインの画像を複
数に分割して読み取ることが行われている。このように
すると、同一基板上に形成すべき受光素子の数がそれほ
ど多くなくとも良いので、歩留まりの向上及びそれに伴
う上記のコスト面での問題をある程度解消できる。ま
た、このような複数の短ラインセンサを並べたイメージ
センサは、各短ラインセンサが独立した構造になってお
り、１個の受光素子に対する蓄積時間は１本の連続した
長ラインセンサと同じであるが、各短ラインセンサがそ
れぞれ独立していて並列処理を行うことができるので、
Ａ４幅の１ラインの所要時間は、短ラインセンサの受光
素子の約１０００個分の蓄積時間で済む。従って、実際
に使う上で、１本の連続した長ラインセンサよりもＡ４
幅の１ラインの読取所要時間ははるかに短く、装置自身
のスピードは数倍速くなる利点がある。
【０００４】図５は、従来例のブロック図である。イメ
ージセンサＡは、Ａ４幅（約２１０mm）を４００dot／i
nchの解像度で読み取る等倍型ラインセンサであり、１
個当たり８８２個画素からなる第１から第４の４個のＣ
ＣＤラインセンサ（以下、ＣＣＤと記す）Ａ1・Ａ2・Ａ
3・Ａ4で構成され、全体の画素数は３５２８画素となっ
ている。これら４個のＣＣＤはセンサ制御部Ｂで同じタ
イミングで駆動されるが、各ＣＣＤの出力（光電変換さ
れた電気信号）はそれぞれ独立している。
ージセンサＡは、Ａ４幅（約２１０mm）を４００dot／i
nchの解像度で読み取る等倍型ラインセンサであり、１
個当たり８８２個画素からなる第１から第４の４個のＣ
ＣＤラインセンサ（以下、ＣＣＤと記す）Ａ1・Ａ2・Ａ
3・Ａ4で構成され、全体の画素数は３５２８画素となっ
ている。これら４個のＣＣＤはセンサ制御部Ｂで同じタ
イミングで駆動されるが、各ＣＣＤの出力（光電変換さ
れた電気信号）はそれぞれ独立している。
【０００５】各ＣＣＤの出力は、それぞれに対応するア
ンプＣ1・Ｃ2・Ｃ3・Ｃ4で増幅され、Ａ／Ｄ変換するに
適したレベルに増幅された後、それぞれに対応するＡ／
ＤコンバータＤ1・Ｄ2・Ｄ3・Ｄ4でデジタル信号に変換
され、それぞれに対応するランダムアクセスメモリ（以
下、ＲＡＭと記す）Ｅ1・Ｅ2・Ｅ3・Ｅ4に書き込まれ
る。その書き込みタイミング及び読み出しタイミング
は、ＲＡＭ制御部Ｆによって制御される。
ンプＣ1・Ｃ2・Ｃ3・Ｃ4で増幅され、Ａ／Ｄ変換するに
適したレベルに増幅された後、それぞれに対応するＡ／
ＤコンバータＤ1・Ｄ2・Ｄ3・Ｄ4でデジタル信号に変換
され、それぞれに対応するランダムアクセスメモリ（以
下、ＲＡＭと記す）Ｅ1・Ｅ2・Ｅ3・Ｅ4に書き込まれ
る。その書き込みタイミング及び読み出しタイミング
は、ＲＡＭ制御部Ｆによって制御される。
【０００６】読み出しデータは、第１のＣＣＤに対応す
るＲＡＭより順に１画素ずつバスラインＧを通じて送出
され、第４のＣＣＤの最終画素のデータを読み出した時
点で、Ａ４幅の１ラインの読み出しは終了する。
るＲＡＭより順に１画素ずつバスラインＧを通じて送出
され、第４のＣＣＤの最終画素のデータを読み出した時
点で、Ａ４幅の１ラインの読み出しは終了する。
【０００７】図６に、その読み出しのタイミングを示
す。ここで、画素周波数を１ＭＨｚ、つまり１画素１μ
ｓでＣＣＤを駆動するとする。これはイメージセンサＡ
の標準的画素周波数である。同図のはＡ／Ｄコンバー
タＤ1〜Ｄ4からのデジタル信号であり、その１つ−ａ
は第１、第２、第３、第４のＣＣＤそれぞれの第１画素
目のデータである。同様に−ｂは第２画素目、−ｃ
は最終の８８２画素目のデータであり、のライトパル
スに従い第１から第４のＲＡＭへ書き込まれる。、
は、実際は４つのＲＡＭに対してそれぞれあるが、タイ
ミング上は同一であるため、１種だけ図示してある。
−ａから−ｃまでがライトサイクルであり、８８２画
素それぞれあるため、時間にして０．８８２ｍｓであ
る。
す。ここで、画素周波数を１ＭＨｚ、つまり１画素１μ
ｓでＣＣＤを駆動するとする。これはイメージセンサＡ
の標準的画素周波数である。同図のはＡ／Ｄコンバー
タＤ1〜Ｄ4からのデジタル信号であり、その１つ−ａ
は第１、第２、第３、第４のＣＣＤそれぞれの第１画素
目のデータである。同様に−ｂは第２画素目、−ｃ
は最終の８８２画素目のデータであり、のライトパル
スに従い第１から第４のＲＡＭへ書き込まれる。、
は、実際は４つのＲＡＭに対してそれぞれあるが、タイ
ミング上は同一であるため、１種だけ図示してある。
−ａから−ｃまでがライトサイクルであり、８８２画
素それぞれあるため、時間にして０．８８２ｍｓであ
る。
【０００８】に示すリードパルスの−ａからリード
サイクルが始まり、該−ａは第１のＣＣＤに対応する
第１のＲＡＭの第１画素目のデータで、以後、順に８８
２画素分読み出され、−ｂの時点で第２のＲＡＭに切
り替わり、該第２のＲＡＭのデータが読み出される。以
下、第３のＲＡＭ、第４のＲＡＭと選択され、３５２８
画素目、つまり第４のＣＣＤの最終の８８２画素目に対
応するデータが、第４のＲＡＭから時点（−ｃ）に読
み出されてＡ４幅１ラインの読み出しが終了する。
サイクルが始まり、該−ａは第１のＣＣＤに対応する
第１のＲＡＭの第１画素目のデータで、以後、順に８８
２画素分読み出され、−ｂの時点で第２のＲＡＭに切
り替わり、該第２のＲＡＭのデータが読み出される。以
下、第３のＲＡＭ、第４のＲＡＭと選択され、３５２８
画素目、つまり第４のＣＣＤの最終の８８２画素目に対
応するデータが、第４のＲＡＭから時点（−ｃ）に読
み出されてＡ４幅１ラインの読み出しが終了する。
【０００９】は読み出されたデータで、−ａは３５
２８画素中の第１画素目、−ｂは最終の３５２８画素
目である。リードパルスの周波数をライトパルスの４倍
とすると、−ａから−ｂまでの時間Ｔは、Ｔ＝３５
２８×１μｓ／４＝０．８８２ｍｓである。ここでは４
倍としたが、ＲＡＭの能力ではせいぜい２０倍、つまり
２０ＭＨｚ程度が限度である。２０ＭＨｚとすると、Ｔ
＝３５２８×１μｓ／２０＝０．１７６ｍｓで、１ライ
ンでは、０．８８２＋０．１７６＝１．０５８ｍｓとな
る。Ａ４の長手方向長さを２９７mm、その読み取りライ
ン数を４６７７ラインとすると、１枚分の時間は１．０
５８ｍｓ×４６７７ラインであり、約５０００ｍｓ、つ
まり約５秒となる。ＣＣＤ自身の能力から見ると、この
リードサイクル時間は無駄である。また、容量の小さい
１ＫＢｙｔｅ程度のＲＡＭを４個使用することは、コス
トが割高になる。
２８画素中の第１画素目、−ｂは最終の３５２８画素
目である。リードパルスの周波数をライトパルスの４倍
とすると、−ａから−ｂまでの時間Ｔは、Ｔ＝３５
２８×１μｓ／４＝０．８８２ｍｓである。ここでは４
倍としたが、ＲＡＭの能力ではせいぜい２０倍、つまり
２０ＭＨｚ程度が限度である。２０ＭＨｚとすると、Ｔ
＝３５２８×１μｓ／２０＝０．１７６ｍｓで、１ライ
ンでは、０．８８２＋０．１７６＝１．０５８ｍｓとな
る。Ａ４の長手方向長さを２９７mm、その読み取りライ
ン数を４６７７ラインとすると、１枚分の時間は１．０
５８ｍｓ×４６７７ラインであり、約５０００ｍｓ、つ
まり約５秒となる。ＣＣＤ自身の能力から見ると、この
リードサイクル時間は無駄である。また、容量の小さい
１ＫＢｙｔｅ程度のＲＡＭを４個使用することは、コス
トが割高になる。
【００１０】
【発明が解決しようとする課題】そこで、本発明の目的
は、複数のラインセンサのデータを、１個のＲＡＭで簡
素にかつ無駄な時間を要することなく効率良く並列処理
できるようにすることにある。
は、複数のラインセンサのデータを、１個のＲＡＭで簡
素にかつ無駄な時間を要することなく効率良く並列処理
できるようにすることにある。
【００１１】
【課題を解決するための手段】本発明は、各ラインセン
サの出力をそれぞれＡ／Ｄコンバータでデジタル信号に
変換した後、これを効率良く並列処理するため、次の手
段を備えたものである。すなわち、デジタル信号を各ラ
インセンサごとに分割して取り出すセレクタ部と、該デ
ジタル信号を、全ラインセンサにつき２ライン分まとめ
て記憶できる容量を有する１個のＲＡＭと、セレクタ部
で分割された各ラインセンサ毎のデジタル信号を、各ラ
インセンサにつき第１画素から順次ＲＡＭに書き込むと
共に、該ＲＡＭに記憶された複数のラインセンサのデジ
タル信号をラインセンサの配列順序に従い順次読み出す
ＲＡＭ制御部とを備えたことを特徴とする。
サの出力をそれぞれＡ／Ｄコンバータでデジタル信号に
変換した後、これを効率良く並列処理するため、次の手
段を備えたものである。すなわち、デジタル信号を各ラ
インセンサごとに分割して取り出すセレクタ部と、該デ
ジタル信号を、全ラインセンサにつき２ライン分まとめ
て記憶できる容量を有する１個のＲＡＭと、セレクタ部
で分割された各ラインセンサ毎のデジタル信号を、各ラ
インセンサにつき第１画素から順次ＲＡＭに書き込むと
共に、該ＲＡＭに記憶された複数のラインセンサのデジ
タル信号をラインセンサの配列順序に従い順次読み出す
ＲＡＭ制御部とを備えたことを特徴とする。
【００１２】
【作用】デジタル変換された各ラインセンサの画素デー
タは、第１画素目より共通のＲＡＭに順次書き込まれ、
該ＲＡＭに１ライン分格納させると共に、格納されてい
た前ラインの画素データがラインセンサの配列順序に従
いしかも第１画素目より順に読み出される。
タは、第１画素目より共通のＲＡＭに順次書き込まれ、
該ＲＡＭに１ライン分格納させると共に、格納されてい
た前ラインの画素データがラインセンサの配列順序に従
いしかも第１画素目より順に読み出される。
【００１３】
【実施例】次に、本発明の一実施例を図面に従い詳細に
説明する。図１に、本発明による画像読取装置の構成を
示す。この画像読取装置は、イメージセンサＡが、第１
から第４の４個のラインセンサ（ＣＣＤ）Ａ1・Ａ2・Ａ
3・Ａ4をその走査方向に配列して構成されていること、
これらＣＣＤをセンサ制御部Ｂで同じタイミングで駆動
すること、これらＣＣＤの出力を、それぞれに対応する
アンプＣ1・Ｃ2・Ｃ3・Ｃ4で増幅した後、それぞれに対
応するＡ／ＤコンバータＤ1・Ｄ2・Ｄ3・Ｄ4でデジタル
信号に変換することは従来と同じであるが、以下の点が
従来と相違する。
説明する。図１に、本発明による画像読取装置の構成を
示す。この画像読取装置は、イメージセンサＡが、第１
から第４の４個のラインセンサ（ＣＣＤ）Ａ1・Ａ2・Ａ
3・Ａ4をその走査方向に配列して構成されていること、
これらＣＣＤをセンサ制御部Ｂで同じタイミングで駆動
すること、これらＣＣＤの出力を、それぞれに対応する
アンプＣ1・Ｃ2・Ｃ3・Ｃ4で増幅した後、それぞれに対
応するＡ／ＤコンバータＤ1・Ｄ2・Ｄ3・Ｄ4でデジタル
信号に変換することは従来と同じであるが、以下の点が
従来と相違する。
【００１４】すなわち、４個のＡ／Ｄコンバータからの
デジタル信号を、１個のセレクタ部Ｈで４分割して共通
の１個のランダムアクセスメモリ（ＲＡＭ）Ｅに書き込
む。この書き込み動作及びＲＡＭからの読み出し動作は
ＲＡＭ制御部Ｆで行われ、読み出されたデータはバスラ
インＧから送出される。ＲＡＭとしては、２ライン分の
データを記憶できる容量、例えば８ＫＢｙｔｅのものが
使用されている。
デジタル信号を、１個のセレクタ部Ｈで４分割して共通
の１個のランダムアクセスメモリ（ＲＡＭ）Ｅに書き込
む。この書き込み動作及びＲＡＭからの読み出し動作は
ＲＡＭ制御部Ｆで行われ、読み出されたデータはバスラ
インＧから送出される。ＲＡＭとしては、２ライン分の
データを記憶できる容量、例えば８ＫＢｙｔｅのものが
使用されている。
【００１５】図２に、４個のＣＣＤ（Ａ1・Ａ2・Ａ3・
Ａ4）の配置構成を示す。第１のＣＣＤの第１画素目を
１ａ、第２画素目を１ｂ、第２のＣＣＤの第１画素目を
２ａ、第２画素目を２ｂ、第３のＣＣＤの第１画素目を
３ａ、第２画素目を３ｂ、第４のＣＣＤの第１画素目を
４ａ、第２画素目を４ｂとしてある。図３はＲＡＭのメ
モリマップで、１ラインにつき４ＫＢｙｔｅの領域をと
り、２ライン分、つまり８ＫＢｙｔｅの領域がある。
Ａ4）の配置構成を示す。第１のＣＣＤの第１画素目を
１ａ、第２画素目を１ｂ、第２のＣＣＤの第１画素目を
２ａ、第２画素目を２ｂ、第３のＣＣＤの第１画素目を
３ａ、第２画素目を３ｂ、第４のＣＣＤの第１画素目を
４ａ、第２画素目を４ｂとしてある。図３はＲＡＭのメ
モリマップで、１ラインにつき４ＫＢｙｔｅの領域をと
り、２ライン分、つまり８ＫＢｙｔｅの領域がある。
【００１６】図４に、ＲＡＭ制御部Ｆによる書き込み・
読み出しタイミングを示す。は４個のＡ／Ｄコンバー
タＤ1・Ｄ2・Ｄ3・Ｄ4の出力である。ここで、−ａ
は、４個のＣＣＤの第１画素目に対応するデータで、図
２の１ａ・２ａ・３ａ・４ａのものである。これらのデ
ータは、セレクタ部Ｈにおいてのようになる。−ａ
は図２の１ａ、−ｂは２ａ、−ｃは３ａ、−ｄは
４ａ、−ｅは１ｂというように続く。そして、これら
は、図３において下位から順に、図４のに示すライト
パルスに同期してのライトアドレス−ｂに従ってＲ
ＡＭに書き込まれる。
読み出しタイミングを示す。は４個のＡ／Ｄコンバー
タＤ1・Ｄ2・Ｄ3・Ｄ4の出力である。ここで、−ａ
は、４個のＣＣＤの第１画素目に対応するデータで、図
２の１ａ・２ａ・３ａ・４ａのものである。これらのデ
ータは、セレクタ部Ｈにおいてのようになる。−ａ
は図２の１ａ、−ｂは２ａ、−ｃは３ａ、−ｄは
４ａ、−ｅは１ｂというように続く。そして、これら
は、図３において下位から順に、図４のに示すライト
パルスに同期してのライトアドレス−ｂに従ってＲ
ＡＭに書き込まれる。
【００１７】一方、読み出しは、のリードアドレス
−ａに従い、書き込みに先行して行われる。すなわち、
図３において上位４ＫＢｙｔｅのＸの領域が前ラインの
ものであるとすると、図４のに示すリードパルスに同
期しての如く読み出される。ライトアドレス−ｂは
＋１ずつインクリメントされ、下位より順に書き込まれ
るが、リードアドレス−ａは、１ａ’・１ｂ’・１
ｃ’・１ｄ’・２ａ’・２ｂ’・・・のアドレスという
ように、変則的にアドレスが変化する。これは、Ａ４幅
１ライン分の全画素データ（３２５８画素）を、４個の
ＣＣＤの配列順序に従いしかも１画素目から順番に並べ
替えて読み出すためである。
−ａに従い、書き込みに先行して行われる。すなわち、
図３において上位４ＫＢｙｔｅのＸの領域が前ラインの
ものであるとすると、図４のに示すリードパルスに同
期しての如く読み出される。ライトアドレス−ｂは
＋１ずつインクリメントされ、下位より順に書き込まれ
るが、リードアドレス−ａは、１ａ’・１ｂ’・１
ｃ’・１ｄ’・２ａ’・２ｂ’・・・のアドレスという
ように、変則的にアドレスが変化する。これは、Ａ４幅
１ライン分の全画素データ（３２５８画素）を、４個の
ＣＣＤの配列順序に従いしかも１画素目から順番に並べ
替えて読み出すためである。
【００１８】１ラインの全画素のリード／ライトが終了
すると、次のラインについては図３のＹが読み出し、Ｘ
が書き込みというように１ライン毎に切り替わり、例え
ば１画素１μｓの間にリード／ライト計８回のＲＡＭへ
のアクセスを行う。
すると、次のラインについては図３のＹが読み出し、Ｘ
が書き込みというように１ライン毎に切り替わり、例え
ば１画素１μｓの間にリード／ライト計８回のＲＡＭへ
のアクセスを行う。
【００１９】
【発明の効果】本発明によれば、次のような効果があ
る。 （１）ＲＡＭの容量は従来よりも大きくなるが、ＲＡＭ
１個当たりの単価には差がほとんどないので、ＲＡＭの
個数が少なくなる分だけコストダウンできる。 （２）リードサイクルとライトサイクルの周波数を同じ
にできるため、効率良く並列処理できる。 （３）ＣＣＤの能力通りの処理速度を実現できる。
る。 （１）ＲＡＭの容量は従来よりも大きくなるが、ＲＡＭ
１個当たりの単価には差がほとんどないので、ＲＡＭの
個数が少なくなる分だけコストダウンできる。 （２）リードサイクルとライトサイクルの周波数を同じ
にできるため、効率良く並列処理できる。 （３）ＣＣＤの能力通りの処理速度を実現できる。
【図１】本発明の画像読取装置の一例のブロック図であ
る。
る。
【図２】同装置の４個のＣＣＤの配置構成図である。
【図３】同装置のＲＡＭのメモリマップである。
【図４】上記ＲＡＭのリード／ライトのタイミングチャ
ートである。
ートである。
【図５】従来例のブロック図である。
【図６】従来におけるＲＡＭのリード／ライトのタイミ
ングチャートである。
ングチャートである。
Ａ1・Ａ2・Ａ3・Ａ4 ラインセンサ Ｈ セレクタ部 Ｅ ＲＡＭ Ｆ ＲＡＭ制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年２月６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図３】
【図５】
【図２】
【図４】
【図６】
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のラインセンサをその走査方向に配
列し、これらラインセンサをセンサ制御部で同じタイミ
ングで駆動し、各ラインセンサの出力をそれぞれＡ／Ｄ
コンバータでデジタル信号に変換した後、並列処理する
画像形成装置において、前記デジタル信号を前記各ライ
ンセンサごとに分割して取り出すセレクタ部と、前記デ
ジタル信号を、全ラインセンサにつき２ライン分まとめ
て記憶できる容量を有する１個のＲＡＭと、前記セレク
タ部で分割された各ラインセンサ毎のデジタル信号を、
各ラインセンサにつき第１画素から順次前記ＲＡＭに書
き込むと共に、該ＲＡＭに記憶された複数のラインセン
サのデジタル信号をラインセンサの配列順序に従い順次
読み出すＲＡＭ制御部とを備えたことを特徴とする、画
像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183409A JPH0514627A (ja) | 1991-06-28 | 1991-06-28 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183409A JPH0514627A (ja) | 1991-06-28 | 1991-06-28 | 画像読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514627A true JPH0514627A (ja) | 1993-01-22 |
Family
ID=16135280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183409A Pending JPH0514627A (ja) | 1991-06-28 | 1991-06-28 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149364A (ja) * | 1994-11-22 | 1996-06-07 | Nikon Corp | 画像入力装置 |
-
1991
- 1991-06-28 JP JP3183409A patent/JPH0514627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149364A (ja) * | 1994-11-22 | 1996-06-07 | Nikon Corp | 画像入力装置 |
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