JPH0514960B2 - - Google Patents

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JPH0514960B2
JPH0514960B2 JP59034112A JP3411284A JPH0514960B2 JP H0514960 B2 JPH0514960 B2 JP H0514960B2 JP 59034112 A JP59034112 A JP 59034112A JP 3411284 A JP3411284 A JP 3411284A JP H0514960 B2 JPH0514960 B2 JP H0514960B2
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
    • H04Q9/14—Calling by using pulses
    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C25/00—Arrangements for preventing or correcting errors; Monitoring arrangements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
    • B60R16/00—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for
    • B60R16/02—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements
    • B60R16/03—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for
    • B60R16/0315—Electric or fluid circuits specially adapted for vehicles and not otherwise provided for; Arrangement of elements of electric or fluid circuits specially adapted for vehicles and not otherwise provided for electric constitutive elements for supply of electrical power to vehicle subsystems or for using multiplexing techniques

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Selective Calling Equipment (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、自動車、航空機その他の内蔵する動
力装置にて移動する自動乗物の電気系統に係り、
より詳細には自動乗物の電気系統に於て用いられ
る多重伝送装置に係る。特に、本発明は、多重伝
送装置の直列伝送のプロトコル／フオーマツトに
係る。
従来の技術 制御信号の伝送に直列時分割多重化通信方式を
用いることは種々の乗物の制御システムに於て知
られており、その最近の一例が米国特許第
4365694号明細書に開示されている。
自動乗物の電気系統に於て一つ以上の送信機と
一つ以上の受信機の間で制御データを直列多重化
方式で伝送するための様々なシステムがこれまで
に開示されており、比較的初期の一例が米国特許
第3742447号明細書に示されている。
多重伝送装置のその後の開発に於ては、信頼性
及び性能の改善に重点が置かれている。特に、自
動乗物の環境は、今日の多重伝送装置を含む複雑
な電子回路を作動させる上で非常に難点の多い環
境である。従つて、電磁気干渉のような電気的ノ
イズの影響を低減するための努力がなされてき
た。
米国特許第4276640号明細書には、一つの送信
器及び一つの受信器を有しノイズの影響を受けに
くい多重伝送装置が開示されている。この装置に
於ては、送信器が入力スイツチの状態を示す３レ
ベルの直列データ出力信号を発生するための３状
態ドライバを含んでいる。データは、装置へのノ
イズの有害な影響を排除すべく高速度で発生され
る。詳細には、入力スイツチが閉じられると、そ
の結果として直列データが毎秒１万回の速度で受
信機に伝送され、かかる伝送は入力スイツチが閉
状態に留まる限り継続される。このような高い更
新速度によつて、偶発的なノイズによる誤つた制
御データが正しい制御データに置換えられ、応答
速度の遅い負荷、例えばモータ、は正しい様態に
て応答する。
別の装置が米国特許第4302841号明細書に開示
されており、かかる装置に於ては、マイクロプロ
セツサを基礎とした送信器が直列データ線を用い
てそれに接続されている複数の負荷制御用受信器
にデータを送信する。送信器は、複数の制御スイ
ツチの状態に応答して一連のデイジタルメツセー
ジ、即ちワード、を発生する。かかるワードの
各々は、アドレスコード及び指令コードを含んで
いる。各受信器はアドレスコードを認識する手段
を含んでおり、自身のアドレスコードと共にワー
ドに含まれる指令コードに従つて関連する負荷を
制御すべく作動する。更に、送信器により発生さ
れる各ワードは、前述のアドレスコード及び指令
コードに加えて何れか一方のコードの繰返し及び
他方のコードの反転を含んでいる。各受信器は各
コードがその繰返し又は反転と一致するかどうか
検査する能力を有する。また、各受信器は、その
受信器により制御される負荷が適切に付勢された
ことを示す応答コードを送信器に送信する能力を
有する。具体的には、送信器から発生される各ワ
ードは順に、アドレスコード、アドレスコードの
繰返し、指令コード、及び指令コードの反転を含
む。受信器は適切なアドレスコードを二回受取ら
ない限り続く指令コード及びその反転を受取るこ
とを拒否する。各受信器が、アドレスデータが既
に検査された後に於てのみ指令データを受信する
よう構成されているので、この装置は或る程度ノ
イズによる誤作動の低減を図ることができる。
前述した米国特許第4276640号の多重伝送装置
は、単一の受信器を含む装置に於ける使用を意図
しており、比較的遅い負荷の応答速度と比較的早
く繰返されるデータ速度とに依存してノイズの影
響を低減している。従つて、かかる装置は、複数
の受信器を必要とする場合やデータ速度が比較的
遅い場合には有効でない。更に、２以上の入力ス
イツチが同時に閉じられた場合にこの装置はどの
ように応答するか明確でない。
前述の米国特許第4302841号の装置は、複数の
受信器の各々にデータを伝送するものであり、受
信器に付随する回路が或る条件の下で誤信号が受
信されたことを判定し受信器を閉鎖するようにデ
ータの配列を示している。しかしながら、かかる
装置は、場合によつては不利な制約と見倣される
幾つかの特性を有している。例えば受信器からの
応答アドレスなしでは送信器はどの受信器が応答
しているかを知ることができないこと、受信器に
於てスイツチ入力を受信するための手段が示され
ていないこと、２ビツトのエラー信号は見落され
る虞れがあること、各メツセージバイトに対して
エラーバイトがある場合に、エラー検査のための
オーバヘツドは100％であること、などである。
発明が解決しようとする課題 本発明の第一の目的は、自動乗物の電気系統に
於て使用される直列伝送方式の多重伝送装置につ
いて電気的ノイズによる混信に対する装置の保護
の改善を図ることである。
本発明の更なる目的は、厳正なエラー検出及び
エラー排除の能力を有し、一つの主制御器（マス
ターコントローラ）から複数の従制御器（スレー
ブコントローラ又はリモートコントローラ）へ個
別に信号を伝送するのに適した直列伝送方式の通
信プロトコル／フオーマツトを有する改良された
多重伝送装置を提供することである。
発明の概要 本発明によれば、自動乗物の電気的系統に於て
用いられ、一つの主制御器と、複数の従制御器
と、これらの制御器の間で電気的ノイズからの混
信に対する装置の保護を達成する改良されたプロ
トコル／フオーマツトとを有する直列伝送方式の
多重伝送装置が提供される。これらの通信プロト
コル／フオーマツトには厳正なエラー検出能力及
びエラー排除能力が備わつている。本文中、「プ
ロトコル」とは、正しい順序で確実に情報が伝送
されるようにバス上にて相互接続された器機が従
う通信の規則を言う。また、「フオーマツト」と
は、バス上にて一度に伝送されるビツト数を言
う。プロトコルとフオーマツトの組合せを「プロ
トコル／フオーマツト」と表記する。
より詳細には、主制御器及び従制御器は、主制
御器と各従制御器との間の相次ぐ信号伝送処理を
なすプロトコル／フオーマツトに従つて作用し合
うよう構成されている。各信号伝送処理は双方向
性であり、主制御器から特定の従制御器へ複数バ
イトの指令メツセージを与え、その逆の方向に複
数バイトの応答メツセージを与えるものである。
指令メツセージは、特定の意図された従制御器を
指す特定のアドレスバイトと指令バイトとを含
む。応答メツセージは、応答する特定の従制御器
に係る特定のアドレスバイトと当該従制御器によ
り受信された指令に対する応答を示す応答バイト
とを含む。応答は、指令に対する或る出力装置の
応答を示す場合もあれば、或る入力装置からの入
力を示す場合もある。
主制御器は、応答として受信したアドレスバイ
トが自らが送信したアドレスバイトに一致するか
否かを検証し、また応答として受信した応答バイ
トが自らが送信した指令バイトに対する応答とし
て予期されたものであるか否かを検証する能力を
有する。かかる検証結果が肯定的でない場合に
は、主制御器は少なくとも一回は指令メツセージ
を繰返して伝送する。
更に、主制御器及び各従制御器は、自らが送信
するためのエラー検査バイトを計算し、受信した
エラー検査バイトと比較するためのエラー検査バ
イトを検査するという二重の能力を有する。従つ
て、各信号伝送には、指令メツセージの一部とし
て送信されるエラー検査バイトと、応答メツセー
ジの一部として送信されるエラー検査バイトが含
まれる。従制御器に於いてエラー検査バイトが一
致しない場合には、そのことが応答メツセージの
応答バイトに反映されて伝えられ、主制御器に於
てエラー検査バイトが一致しない場合にはそのこ
とがそこで判定される。何れの制御器に於いて一
致がない場合にも主制御器が少なくとも一回指令
メツセージを繰返す。エラー検査の一つの好まし
い方法は、指令メツセージ中のアドレスバイト及
び指令バイトと応答メツセージ中のアドレスバイ
ト及び応答バイトについて巡回的に重複検査を行
う方法である。
他に何等かの信号伝達の可能性がある場合にそ
れを終了させ、各信号伝送処理の開始を同期させ
るために、複数ビツトの同期化バイトが主制御器
により送信される。同期化バイト及び損号伝送処
理に係る各バイトは、後述する実施例に於ては８
ビツトからなる。
以下に添付の図を参照しつつ、本発明を実施例
について詳細に説明する。
実施例 始めに第１図を参照すると、本発明に係るプロ
トコル／フオーマツトの実行が可能な多重伝送装
置が示されている。この多重伝送装置は主制御器
１０とこれに作動的に接続する＃１乃至＃ｎの番
号を付された複数個の従制御器１２とを含み、各
従制御器１２は主制御器１０から延在する４本線
の多重バス１４に接続されている。バス１４の一
つの伝送線１６は信号接地線であり、それに主制
御器１０及び各従制御器１２が接続されている。
バス１４のもう一つの伝送線１８は＋5V直流電
圧の電源線であり、この電圧により主制御器１０
及び各従制御器の電子回路が付勢される。5V直
流電圧は、自動乗物の12V直流電源に接続される
5V電圧調整器１９から供給される。バス１４の
更にもう一つの伝送線２２は、本発明によるプロ
トコル／フオーマツトに従つて主制御器１０と複
数の従制御器１２との間で直列データを伝送す
る。バス１４の四つめの伝送線２４は、主制御器
１０から従制御器１２の各々へ多重化クロツク信
号を伝送する。
典型的には、従制御器１２の各々は、乗物に於
ける種々のスイツチやセンサの各々から一つ以上
の入力を受信したり、乗物に於ける種々の負荷の
各々に対し一つ以上の出力を与えられたりするの
に用いられ、かくして乗物の電気的機能を司ど
る。第１図に示される実施例に於ては、従制御器
１２は全体として符号２６を付されている複数の
入力信号を受信し、全体として符号２８を付され
ている複数の出力信号を与えるものであつてよ
い。入力信号は、典型的には、制御される負荷装
置、例えばライト、ホーン、トランク解除、パワ
ーウインドウ等、が所望の応答をするように指示
する信号を与える種々の手動操作スイツチ（図示
せず）から送られてくるものであつてよい。負荷
状態センサ（図示せず）もまた、特定の負荷の状
態を示す入力信号を与えるものであつてよい。出
力信号は、典型的には、二状態負荷装置の一方又
は他方（例えばオン／オフ、上下、開閉）の状態
を生ぜしめるが、データビツトを追加すれば負荷
装置を二状態以上の状態に制御することも可能で
ある。また同様に、センサなど特定の入力装置か
らアナログ信号が与えられてもよい。その場合に
は、従制御器１２の内部若しくは外部で特定の入
力信号をアナログからデジタルへ、また特定の出
力信号をデジタルからアナログへ変換することが
必要とされる。これらの場合には、多重伝送装置
内で入力情報又は出力情報の各々を伝送するため
に複数のデジタルデータビツトが必要とされるで
あろう。
場合によつては必要とされるアナログ／デジタ
ル変換に加えて、種々の入力スイツチの作動に対
するスイツチリバウンシング及び出力負荷への
種々の出力信号に対する出力ラツチングのための
装置も設けられてよい。アナログ／デジタル変換
と同様に、スイツチリバウンシング及び出力ラツ
チイングのための装置もまた各従制御器１２の一
部として組込まれていてもよいし、その外部に設
けられていてもよいが、前者の方が好ましい。
第１図の実施例に示されているように、主制御
器１０はMostec38P70型マイクロプロセツサ30
を含んでいる。38P70は制御器として適用される
８ビツトのマイクロプロセツサであり、四つの８
ビツトのポートとして構成された32本の双方向
Ｉ／Ｏ線を有する。これらのポートの一つはＦ−
6856同期式プロトコル／フオーマツト通信制御器
３２によるデータ伝送に用いられる。通信制御器
３２は毎秒最高１メガビツトの直列データ速度を
与え、本発明によるプロトコル／フオーマツトを
補助するものである。通信制御器３２は第１図の
実施例では半二重通信方式で作動する。マイクロ
プロセツサ３０に搭載されたMostec2732PROM
３４は、主制御器１０に於て必要とされるプログ
ラムの量に対して充分な４キロバイトのメモリを
提供する。4MHzのクロツク信号３６がマイクロ
プロセツサ３０に与えられ、その作動タイミング
を図つている。更に、4MHzクロツク信号３６が
多重化クロツク分周器３８へ供給され、そこか
ら、伝送線２４に多重化クロツクが与えられる。
多重化クロツク（MUX CLK）は、可聴範囲の
上限又はそれより上の周波数であることが好まし
いが、無線干渉が生ずるほど高くあつてはならな
い。多重化クロツク周波数は一般に15〜25kHzの
範囲内にあるのがよい。
マイクロプロセツサ３０は、PROM３４内に
記憶されているプログラムに従つて通信制御器３
２の作動を制御する。この制御のうち本発明に関
連する部分は、第３図及び第４図を参照して後述
する。本発明の多重伝送装置は半二重通信方式で
作動するので、データ線２２上には双方向のデー
タの流れが生ずる。従つて、通信制御器３２は
INTEL8216型トランシーバ４０を介して多重化
データ線２２に接続された送信信号出力端
（TSO）及び受信信号入力端（PSI）の両方を備
えている。同様のトランシーバ４０が多重化クロ
ツク源３８の出力端に接続され多重化クロツクを
線２４を介して種々の従制御器１２へ一方向に伝
送するようになつている。
第１図の実施例に示された従制御器１２につい
て説明すると、かかる制御器もまた各々３８P70
型マイクロプロセツサ３０′及びＦ−6856通信制
御器３２′及び8216型トランシーバ４０′を備えて
いる。従制御器１２の各々に記憶されるプログラ
ム命令は主制御器１０に記憶されるプログラム命
令より少なくてよいので、従制御器１２のマイク
ロプロセツサ３０′に付随する2716PROM３４′
は２キロバイトの容量を有するものである。マイ
クロプロセツサ３０′に対する4MHzクロツク信号
３６は各従制御器１２に於て局所的に発生されれ
ばよく、互いに又は主制御器１０の4MHzクロツ
ク信号３６と同調される必要はない。
第１図に示されている従制御器１２の各々は更
に、装置の入力信号を直列データストリーム上で
読まれる適当な形態（デジタル論理レベル）に整
えるｎビツトの並列調整回路２６′を含んでいる。
また、各従制御器１２は、装置の出力信号（デジ
タル論理レベル）を乗物負荷（電灯、モータな
ど）により必要とされる電圧及び電流レベルに調
整するｎビツトの並列ラツチ回路２８′を含んで
いる。主制御器１０及び従制御器１２に含まれる
マイクロプロセツサ３０及び３０′の各々は、通
信制御器３２又は３２′とデータの伝送をするた
めに用いられる第一の８ビツトポートと各通信制
御器３２又は３２′の制御線とのインターフエス
に用いられる第二の８ビツトポートとを有する。
更に、従制御器１２のマイクロプロセツサ３０′
は、各制御器の外部の負荷に信号を与えたりスイ
ツチ又はセンサから信号を受取つたりする前述の
ｎビツトの並列回路２６′及び２７′とのインター
フエスに残りの二つの８ビツトポートを用いてい
る。通信制御器３２及び３２′の実際の制御プロ
グラムが必要とするPROMのバイト数は512バイ
トより少ない。制御プログラムは、通信制御器３
２又は３２′に於て受信器にデータが存在するこ
とを示すRDA信号線又は送信バツフアが空であ
ることを示すTBM信号線が作動すれば割込駆動
されベクトル呼出しされるようになつている。
第２図には、多重伝送装置の主制御器１１０が
図示されている。この主制御器は第１図に示され
る実施例と多少異つてはいるが、本発明による直
列式プロトコル／フオーマツトに関しては一般的
に同様の様態にて作動する。より詳細には、主制
御器１１０は、Zilog Z80マイクロプロセツサ１
３０，ROM１３４，RAM１３５、及び主多重
化装置ゲートアレイ１３２を含んでいる。クロツ
ク信号は、図示されていない水晶時計などから得
られ、主制御器１１０の一部を形成するものであ
つてよい。クロツク信号は、およそ2.5MHzの周
波数であつてよく、マイクロプロセツサ１３０及
びゲートアレイ１３２へ供給されており、これら
をその周期にて作動するようにしている。100分
の１の分周比の多重化クロツク分周器１３８は
25kHzの多重化クロツク信号を発生し、この信号
はゲートアレイ１３２へ与えられ、そこから主制
御器１１０の外部の伝送線２４へと出力される。
第１図の装置と同様に、ROM１２４に記憶され
ているプログラムはマイクロプロセツサ１３０の
作動を設定し、本発明にかかる直列式プロトコ
ル／フオーマツトを決定する。ゲートアレイ１３
２は多くの点で第１図の通信制御器と類似してい
るが、これは2.5MHzのクロツク周波数でマイク
ロプロセツサ１３０と相互作用し、またその論理
設計は本発明による直列式プロトコル／フオーマ
ツトを支持するように特注製造される。
ゲートアレイ１３２は、直列式バス信号伝送に
よる通信初期化の際の割込みにマイクロプロセツ
サが応答するように、割込み信号（INT）を線
１３７を経てマイクロプロセツサ１３０の割込み
ポートINTへ与える。マイクロプロセツサ１３
０は、即時の割込みに応答し内部プログラム機能
を実行する実行プログラムをROM１３４から引
出す。種々のルーチンが、所定の時間に又は通信
初期化の割込みに応答して呼出され、主制御器か
ら特定のアドレスを有する従制御器へ送られるべ
き特定の指令を決定する。本発明によれば、特定
のプロトコル／フオーマツトが主制御器と各従制
御器との間の信号伝送に於て確立され監視され
る。このプロトコル／フオーマツトは第１図及び
第２図に示される多重伝送装置の実施例の何れに
於ても同じものである。ゲートアレイ１３２は、
第４図を参照して後述する論理フロー・ルーチン
を与えることのできる論理を有している。第２図
中には示されていないが、主制御器１１０と通信
し相互作用する従制御器は、機能的には第１図中
の従制御器と同様であるが、これらは第５Ａ図及
び第５Ｂ図を参照して後述される論理フロー・ル
ーチンを与えることができゲートアレイ技術又は
他の適当な大規模集積回路技術により実現される
論理回路を含むシングルチツプ集積回路の形態を
していてよい。それ故、第２図の主制御器１１０
と組合される従制御器は、第１図に示される従制
御器１２の各々に個別に付属するマイクロプロセ
ツサ、読込み専用メモリ及び独立した高周波クロ
ツクを必要としない。第１図に示される従制御器
又は第２図の主制御機に関連する従制御器の各々
は、プログラム又は配線による特定の固有のアド
レスを有する。
一般に、本発明に係るプロトコル／フオーマツ
トは、乗物に搭載され分配された情報機関である
前述の多重伝送装置に於て直列式データ通信が確
実に行われることを保証し、乗物に於ける任意の
電磁気干渉の存在下でも装置の機能を劣化させる
ことがない。かかるプロトコル／フオーマツト
は、分配された直列式多重伝送装置の情報を保護
するエラー検査基準の階層を設けている。乗物の
電磁気的干渉（EMI）即ちノイズに起因して正
確度が劣化したバス通信による信号伝送は、装置
の入力及び出力を正しく制御して装置の機能の完
全性を保持することができない。
第３図を参照すると、本発明に係る好ましいプ
ロトコル／フオーマツトの伝送形態が示されてい
る。但し、アドレスバイト、指令バイト、エラー
検査バイトに代るのもとして他の代替的なフオー
マツトが用いられてもよい。確実な“ハンドシエ
イク”式の信号伝送プロトコルが確立される。直
列バス１４上に生じる各信号伝送は、二つの別々
の部分からなつている。かかる信号伝送の第一の
部分は、“指令”メツセージであり、主制御器１
０，１１０から発信され全ての従制御器１２に於
て受信される。信号伝送の第二の部分は、“応答”
メツセージであり、指令メツセージにてアドレス
指定された特定の従制御器１２から発送される。
更に、このプロトコル／フオーマツトは、各信号
伝送を開始すべく８ビツトの同期化バイトを与え
る。この同期化バイトを用いることによつて、二
つの信号伝送の間に待ち時間ができ、かかる待ち
時間の間に主制御器１０，１１０は次回に開始せ
んとする信号伝送の決定をする等の種々の管理的
機能を行い得る。主制御器１０，１１０は、典型
的に幾つかの従制御器１２を通じてポーリング・
シーケンスを用いている。かかるシーケンスは、
一定の待ち時間の間に、システム制御プログラム
により優先順位を指定された従制御器１２からの
特定の応答に反応するように動的に変更され得
る。
かかるプロトコル／フオーマツトの重要な特徴
は、エラー検査が三つの種類にて提供されるとい
うことである。即ち後に一層詳細に説明するよう
に、ハードウエア検査、アドレス検査、及び指令
と応答の相関検査が行われ得る。
第３図に示されるプロトコル／フオーマツトに
於て、典型的な＃ｎ番目のバス信号伝送は、７バ
イトからなつており、各バイトは８ビツトからな
つている。図示されている通り、冒頭の同期化バ
イトの後に「マスタのMUXアドレス」バイト、
「マスタのMUX指令」バイト、「マスタのCRC
（巡回重複検査）」、「リモートのMUXアドレス」
バイト、「リモートのMUX応答」バイト、及び
「リモートのCRC（巡回重複検査）」バイトがこの
順に続く。「マスタのMUXアドレス」バイトは、
主制御器１０，１１０により発生され、＃１から
＃ｎ番目の主制御器１２のうち特定の一つを指す
特定のアドレスを伝えるバイトを表している。
「マスタのMUX指令」バイトは、アドレス指定
された特定の従制御器１２への指令を含み、かか
る指令はその従制御器に接続された入力装置から
入力信号を要求するもの又は出力負荷装置に出力
制御信号を与えるものであつてよい。「マスタの
MUXアドレス」バイト及び「マスタのMUX指
令」バイトは、指令メツセージの本質的な要素を
構成している。しかし、更にエラー検査ビツト又
はエラー検査バイトをメツセージの一部として含
めることが望ましい。或る程度のエラー検査能力
をもたせるべくパリテイ検査ビツトが含まれても
よいが、複数のビツトのエラーを検出する能力を
システムにもたせるべく所謂巡回重複検査
（CRC）バイトが含まれることが望ましい。従つ
て、図では「マスタのCRC」バイトがバス信号
伝送の指令メツセージの第三番目のバイトを構成
する。
各バス信号伝送に於て、指令メツセージの後に
応答メツセージが直ちに続く。かかる応答メツセ
ージは、従制御器で受信された先の指令メツセー
ジに含まれるアドレスに応答する特定の従制御器
１２により与えられる。ノイズ又はその他のエラ
ーが存在しない場合には、応答する従制御器１２
は主制御器１０から先に伝送された指令メツセー
ジの中のアドレスを有するものである。応答メツ
セージの第一のバイトは応答している従制御器１
２のアドレスを示す。次のバイトは、先の指令メ
ツセージの中で受取つた指令に対して当該従制御
器が如何なる応答をしたかを示す情報を含む。最
後に第三のバイトとして、応答メツセージにもま
たCRC（巡回重複検査）型のエラー検査バイトが
含まれる。
第３図に於ける時間目盛りについて説明する
と、多重化クロツクの周波数が25kHzであると仮
定すると、８ビツトからなる各バイトは0.32m秒
かかる。即ち、T0から0.32m秒後にT1が起り、
信号伝送全体即ちT0からT7は2.24m秒かかり、
従つて１秒間におよそ400の信号伝送が行われる。
この装置のエラー検査は三つの種類、即ちハー
ドウエア検査、アドレス検査、及び指令と応答の
相関検査、で行われる。ハードウエア検査は巡回
重複検査法（CRC法）で実行される。各従制御
装置１２及び主制御器１０，１１０はCRCエラ
ー検査バイトを計算し検査するのに必要な論理回
路を含んでいる。データ・エラーに係るCRC法
は公知技術であり、1961年１月のIREの会報に発
表されたW.W.Peterson及びD.T.Brownによる
“Cyclic Codes for Error Detection”と題され
た論文などのこれまでの文献にて公知となつてい
る。
CRC法は、メツセージをｍ次の多項式として
取扱う。今の場合、一つのメツセージの中で８ビ
ツトからなる最初の二つのバイトがエラーバイト
に先行しているので、ｍは15である。この多項式
が、Xnを乗算され次いで第二のｎ次の多項式に
より除算され、ｍ＋ｎ＋１ビツトの伝送信号の流
れを作り出す。今の場合、多重検査多項式として
X8＋１が用いられているのでｎは８である。従
つて、今の場合、伝送流のｍ＋ｎ＋１ビツトは24
となる。メツセージ用の最初の16ビツト即ちアド
レスバイトと指令バイトとは、何の変更もなく伝
送される。最後の８ビツト即ちCRCバイトは、
２進法を用いる多項式の除算の余りである。
主制御器１０，１１０は、指令メツセージの最
初の２バイトを直列式に伝送する際、同時にその
直後に伝送されるCRCエラー検査バイト（即ち
「マスタのCRC」バイト）を計算する。同様に、
アドレス指定された従制御器１２は、伝送された
指令メツセージの最初の２バイトを受信する際、
同時に受信したそれらの２バイトについてCRC
エラー検査バイトを計算する。当該従制御器１２
は、次いで、自身の内部にて算出したCRCエラ
ー検査バイトと受信した「マスタのCRC」バイ
ト、即ち主制御器にて計算されたCRCエラー検
査バイト、とを比較する。伝送中のエラーがない
と仮定すれば、CRCエラー検査バイトの比較を
するとこれらは一致する。かかる一致がない場合
には、伝送中にエラーがあつたことになるので、
当該従制御器１２から伝送される応答メツセージ
に於ける応答内容にそのことが反映される。
各従制御器１２はまた、それ自身が発する応答
メツセージの最初の２バイトに基いてその応答メ
ツセージについてのCRCバイトを計算する能力
をも有する。かかるCRCバイトは、応答メツセ
ージの中の第三のバイトとして伝送される。主制
御器１０，１１０も同様に、受信した応答メツセ
ージ内の最初の二つのバイトに基いてCRCバイ
トを計算する能力を有する。再び、今度は主制御
器に於て、従制御器から伝送されたCRCバイト
と主制御器内部で発生されたCRCバイトとが比
較され、これらが一致すれば、応答メツセージは
有効であるとみなされる。一致しない場合には、
主制御器１０，１１０は、典型的にはその指令メ
ツセージを再度送信することにより（典型的には
これを或る限られた回数繰返す）その特定の信号
伝送を再度開始する。
この多重伝送装置に於て、アドレス検査は、ハ
ードウエア段階及びソフトウエア段階の双方に於
て実行される。各従制御器１２は、装置内にてプ
リント回路盤により配線されており、固有の８ビ
ツトアドレスに応答する。従つて、256個の従制
御器１２に対するアドレス空間が有効である。主
制御器１０，１１０が指令メツセージを送信する
際、そのメツセージは多数の従制御器１２のうち
の特定の一つに向けられている。この場合、幾つ
かの可能な状況が起こり得る。第一に、アドレス
バイトが種々の従制御器１２により正確に受信さ
れ、そのうちのアドレス指定された特定の制御器
が応答する場合がある。次に、アドレスバイトが
一つ以上の従制御器１２により不正確に受信さ
れ、間違つた制御器が応答する場合がある。更
に、アドレスバイトが種々の従制御器１２により
不正確に受信され、どの制御器も応答しない場合
がある。このように、従制御器１２はアドレス検
査について率直な判断、即ち応答するかしない
か、を行う。
主制御器１０，１１０は、典型的には、一層高
度な判断能力を有する。即ち、どの従制御器１２
からも応答が得られなかつた場合に主制御器は、
その特定の信号伝送を再度繰返すよう判断するこ
とができる。又、不適当な従制御器が応答した場
合には、主制御器１０，１１０は、起り得るシス
テム機能の異常を補正するため非常ソフトウエア
ルーチンに入る。正しい従制御器１２から応答が
あつた場合には、主制御器１０，１１０は、次に
一層レベルの高いエラー検査ルーチン、例えば指
令と応答の相関検査、に入る。指令と応答の相関
検査は、上述の二つのエラー検査段階に於て正し
い結果が得られた後に実行される。
指令バイトは、或る特定の従制御器１２に対し
て二つ若しくはせいぜい三つの作動モードを行う
よう指令するのみである。実際には、指令バイト
は、負荷装置に対して主として一つの又はそれ以
上の出力信号の状態を変化させるよう作用し、或
いはまた従制御器へ一つ又はそれ以上の入力信号
の状態を読取るよう作用する。ここでは詳細に説
明されないが、指令バイトはまた、アドレス指定
した従制御器１２に診断用固定メツセージを送る
よう要求してもよい。
従制御器１２による入力装置又は出力装置に関
する全ての作動モードは、指令バイトの中の或る
組合せを解読することにより得られる。指令バイ
トが伝送中に不正確なものとなり、入力又は出力
形式の指令（又は診断能力が含まれている場合に
は診断形式の指令）を形成しない場合には、従制
御器１２は、（FF）即ち（11111111）という否定
応答バイトで応答する。この否定応答バイトは主
制御器１０，１１０にその特定の従制御器１２が
伝送を正しく受信せず指令を実行していないこと
を警告する。正しい出力指令が或る特定の従制御
器１２に送られる場合には、その従制御器は自身
の出力信号に１又は０の何れかを出力する。肯定
応答バイトとして二つのモードが可能であり、
“１を書く”場合には（F0）即ち（11110000）、
“０を書く”場合には（0F）即ち（00001111）の
肯定応答バイトが主制御器へ送信される。これら
の出力に対応する肯定応答バイトによる応答がな
いときには、主制御器１０，１１０はエラー補正
モードに入り、所望のシステム機能の出力が得ら
れるよう再度指令を出す。
装置に診断モードが用いられている場合には、
診断モードの指令に対する肯定応答バイトは、従
制御器のアドレスが偶数であるならば１と０を交
互に並べたものであり、奇数ならば０と１を交互
に並べたものであつてよい。以上に説明した４つ
の肯定応答バイトの各々について、これらのバイ
トの何れかが他のバイトと混同されるには、８ビ
ツトのエラーが一度に生ずる必要がある。
入力モードの指令が従制御器１２に送られる場
合には、応答バイトは、その指定された従制御器
に接続された８つの入力装置の状態を指示する。
スイツチは、過渡的な多重エツジが応答バイトに
て報告されぬようはじけない型式とされる。用途
に応じて、入力応答バイトに対して少なくとも二
つを相関させる方法が用いられてよい。特に、非
常に早く変化する入力スイツチに対しては、一つ
のスイツチについて二つのビツトが用いられてよ
く、この場合、主制御器１０，１１０及びソフト
ウエアは応答バイトに含まれるかかる２つの重複
ビツトにて同じ指令を２重に検査することがで
き、従つてこの場合には２ビツトのエラーが生じ
ない限りエラーは見逃されない。他方、遅く変化
する入力スイツチに対しては、主制御器１０，１
１０のプログラムは、或る特定の従制御器１２に
スイツチ入力を複数回読み出すよう指示し、これ
らのスイツチ入力を時間的に総合することにより
スイツチりはね返り作用による影響は実質的に排
除される。これらの入力モード指令の相関は、一
回の信号伝送に於て読取られるスイツチの数を減
少させ、或る特定の数の入力装置から入力を得る
ための信号伝送の数を増大させるので、システム
の頭脳部を増大させることが理解されよう。
第４図は、本発明に係るプロトコル／フオーマ
ツトに基く主制御器１０，１１０の論理流れ図の
概要を示している。また第５Ａ図及び第５Ｂ図
は、組合わさつて代表的な従制御器１２の論理流
れ図を示す。
先ず、主制御器１０，１１０に関連する第４図
の流れ図を参照すると、最初のステツプ44は、一
連の二進法の１を発生し多重データ線２２に与
え、データバス上に信号伝送が生じていない待ち
時間を明示する過程からなつている。続くステツ
プ45に於て、主制御器は或る特定の従制御器１２
のアドレスと該従制御器に送信すべき指令とを選
択する。かかるアドレス及び指令の選択は、主制
御器が有する制御プログラムにより、前の信号伝
送に於て従制御器から受取つた特定の応答データ
の関数として決定される。信号伝送は、ステツプ
46にて示される如く、同期バイトの発生及び伝送
により開始される。同期バイトの伝送は時刻T1
に完了する。同期バイトに次いで、ステツプ47に
於て、特定のアドレスｉを有する従制御器に対す
るアドレスバイトが発生され伝送される。その後
直ちにステツプ48に於て、指令バイトが発生され
伝送される。ステツプ47及び48はそれぞれ時刻
T2及びT3に完了する。時刻T1からT3の間に、主
制御器１０，１１０は又、ステツプ49にて示され
る如く、エラー検査バイトの計算をも実行する。
かかるエラー検査バイトは、その後直ちに、ステ
ツプ50にて示される如く時刻T3からT4の間に、
伝送される。時刻T4に於て従制御器１２の一つ
が応答するはずなので、主制御器１０，１１０
は、ステツプ51に於て、応答アドレスバイトを受
信する。次いで、主制御器は更に、ステツプ52に
示される如く、時刻T5からT6の間に、従制御器
より応答バイトを受信する。主制御器１０，１１
０は又、時刻T4からT6の間に、ステツプ53にて
示される如く、受信した従制御器からのアドレス
バイト及び応答バイトに基きエラー検査バイトを
計算する。時刻T6からT7の間に、ステツプ54に
て示される如く、従制御器からのエラー検査バイ
トが受信される。受信されたエラー検査バイト
は、ステツプ55に於て、ステツプ53にて主制御器
内部で計算されたエラー検査バイトと比較され
る。これら二つのエラー検査バイトが一致すれ
ば、次に、ステツプ56に於て、受信された従制御
器からの応答アドレスバイトが、主制御器１０，
１１０から以前に送信された指令メツセージに含
まれるアドレスバイトと比較される。これらのア
ドレスバイトが一致すれば、ステツプ57に於て、
受信された従制御器からの応答が、主制御器から
以前に送信された指令メツセージに含まれる特定
の指令に対して期待される応答と比較される。こ
れらの応答が一致するならば、信号伝送に於てエ
ラーが生じなかつたことになり、ステツプ58に於
て、信号伝送が満足なものであつたことを示すフ
ラグが立つ。次いで、ステツプ59に於て、“施行”
カウンタが０に設定され、ルーチンが待ち時間を
定めるステツプ44に戻り、その後ステツプ45にて
新たなアドレス及び指令を選択することになる。
ステツプ55，56、及び57に於ける比較のうち何
れかに於て、一致が見られない場合には、ステツ
プ60に於て、信号伝送がうまくいかなかつたこと
を示すフラグが設定され、ステツプ61に於て“施
行”カウンタの値が１増加される。次いでステツ
プ62に於て、“施行”カウンタの値がその最大値
と比較される。“施行”カウンタの最大値は典型
的には２でよい。ステツプ55，56、及び57のいず
れかの比較に於て一致がみられなかつた施行の回
数、即ち“施行”カウンタの値が“施行”カウン
タの最大値よりも少ない場合には、ルーチンはス
テツプ46に戻り同じ信号伝送を再度開始する。他
方、“施行”カウンタの値が最大値を越えた場合
には、ステツプ59に於て、“施行”カウンタは０
にリセツトされ、装置が次のアドレス及び指令を
選択するべく先に進む。
次に、各従制御器１２の論理に関連する第５Ａ
図の流れ図を参照すると、ステツプ65に於て多重
データ線２２上のビツトが入力レジスタ内にシフ
トされる。入力レジスタは、典型的には８ビツト
の長さであり、多重データ線２２からの直列式入
力を受信する。ステツプ66に於て、同期フラグ
は、従制御器が同期バイトを待受けている待ち時
間の間は１に設定され、信号伝送が生じている時
刻T1からT7の間は０に設定されている。従制御
器が同期バイトを待受けている場合には、ステツ
プ67に示されるように、入力レジスタ即ちシフト
レジスタは、その８ビツトの内容が同期バイト、
即ち実施例に於ては01101000、と一致するか否か
を監視される。同期バイトが入力レジスタに入つ
ていない場合、又はまだ完全に入り切つていない
場合には、ステツプ65に於て入力レジスタへのビ
ツトのシフトが継続され、同期バイトが完結する
ことを待ち続ける。時刻T1で示される如く、同
期バイトが全部入力レジスタに入り終えたとき、
ステツプ68に示される如く、同期フラツグは０に
設定される。
同期バイトが入力レジスタに入り切つた後に、
続いて入力レジスタへシフトされた相次ぐビツト
は、ステツプ69に於て完全な８ビツトバイトとし
て入力されているか否かを検査される。完全なバ
イトが入力されていれば、ステツプ70に於てかか
るバイトが同期バイトに続く第一のバイトである
か否かを判定する検査が行われる。それが第一の
バイトであれば、ステツプ71に於て入力レジスタ
の内容が特定の従制御器１２のアドレスと比較さ
れる。これらが一致すれば、ステツプ72に於てそ
の特定の従制御器に有効な信号伝送が当該従制御
器をアドレス指定したことを示すフラグが立つ。
他方、アドレスが一致しなければ、ステツプ73に
於て同期フラグが１にリセツトされ、その特定の
従制御器はもう一度同期バイト及びその特定のア
ドレスを待つ待機状態に戻る。
或る特定の従制御器が指令メツセージの第一の
バイトにて自身のアドレスを受信し、且信号伝送
が有効であると確認した場合には、ステツプ74に
於て、ステツプ69にて受信する後続のバイトが指
令メツセージ内の第二のバイトであるか否かを検
査される。その解答が肯定であれば、時刻T3に
てかかる第二のバイトは指令バイトと認識され、
ステツプ75に於て記憶される。その後直ちに、従
制御器はステツプ76に於て自身のエラー検査バイ
トを計算する。かかるエラー検査バイトの計算
は、ステツプ75に於て指令バイトが記憶されてお
り、各従制御器が本来自己の固有のアドレスを知
つていることにより、実行が可能である。
入来するデータが最早第二のバイトではなくな
れば、それは指令メツセージに含まれるエラー検
査バイトを表す第三のバイトであると見倣され、
ステツプ77に於て記憶され、時刻T4で完了する。
第５Ｂ図を参照すると、ステツプ78に於て、主
制御器から伝送されステツプ77にて時刻T4に記
憶されたエラー検査バイトが、ステツプ76で従制
御器内部で計算されたエラー検査バイトと比較さ
れる。これらが等しい場合には、ステツプ79に於
て、ステツプ75にて記憶された指令バイトが、入
力形式の指令であるか否かを検査される。指令が
入力形式のものである場合には、ステツプ80に於
て、その従制御器に関連する入力スイツチ又はセ
ンサが応答バイトの基礎となる入力情報を与え
る。他方、指令が入力形式のものでない場合に
は、ステツプ81に於て指令バイトが出力形式のも
のであるか否かを判定する検査が行われる。指令
が出力形式のものでなければ、そしてここに説明
する実施例に於ては診断応答が行われないとすれ
ば、ステツプ82に於て、否定応答を含む応答バイ
トが形成される。ステツプ78に於けるエラー検査
バイトの比較に於て一致が得られない場合にも、
ステツプ82に於ける否定応答の措置が取られる。
ステツプ81にて指令バイトが出力形式のものであ
ると判定された場合には、ステツプ83に於て指令
バイトが解読され、指令が典型的にはトグル形式
の出力として実行される。そしてステツプ84にて
肯定応答が形成される。以上の検査及び機能の全
ては、実質的に時刻T4で示されている瞬間に完
了している。
次いで、特定の従制御器のアドレスが、時刻
T5で完了されるステツプ85に於て伝送され、肯
定応答又は否定応答のうち適当な一方を示す応答
バイトが時刻T6にて完了するステツプ86にて伝
送される。従制御器１２は時刻T4からT6の間に
ステツプ87にてエラー検査バイトを計算する。計
算されたエラー検査バイトは次に時刻T7に完了
するステツプ88に於て伝送される。次いでステツ
プ89に於て同期フラグが１に設定され、ステツプ
90に於て信号伝送フラグが０にセツトされ、ステ
ツプ91に於て入力レジスタ即ちシフトレジスタが
全て１に設定され、装置は再び待ち時間の間待機
状態となり次の同期バイトの受信を待つ。
以上に於ては本発明を実施例について詳細に説
明したが、本発明はかかる実施例にのみ限られる
ものではなく、かかる実施例について本発明の範
囲内にて種々の修正が可能であることは当業者に
とつて明らかであろう。
【図面の簡単な説明】
第１図は本発明による自動乗物に於ける多重伝
送装置の構成を示す概略図である。第２図は多重
伝送装置に含まれる主制御器の他の形態を示す概
略図である。第３図は本発明の直列伝送式データ
プロトコル／フオーマツトを時間目盛と共に示す
図である。第４図は本発明のプロトコル／フオー
マツトによる主制御器の作動手順を示す簡単な論
理流れ図である。第５Ａ図及び第５Ｂ図は組合わ
さつて本発明のプロトコル／フオーマツトによる
代表的な従制御器の作動手順を示す簡単な論理流
れ図である。 １０……主制御器、１２……従制御器、１４…
…バス、３０……マイクロプロセツサ、３２……
通信制御器、３４……PROM、３６……クロツ
ク信号、３８……分周器、４０……送受信器、１
１０……主制御器。

Claims (1)

  1. 【特許請求の範囲】 １ 自動乗物の電気系統に於ける多重伝送装置で
    あつて、一つの主制御器と、一つ又はそれ以上の
    従制御器と、データ伝送バスを含み前記主制御器
    と前記従制御器の各々を接続する直列伝送方式の
    バスとを含み、前記従制御器の各々がそれぞれ固
    有のアドレスを有し、対応する一つ又はそれ以上
    の入力信号又は出力信号と作動的に接続されてお
    り、 前記主制御器が特定の前記従制御器を示すアド
    レスバイトと指令内容を示す指令バイトとを含む
    指令メツセージを直列伝送方式にて前記データ伝
    送バスを通じて前記従制御器へ送信し、 前記指令メツセージの前記アドレスバイトによ
    り示される前記特定の従制御器が前記指令メツセ
    ージに含まれる前記指令バイトに基き前記入力装
    置から入力信号を受取り又は前記出力装置へ出力
    信号を与え、 前記特定の従制御器が当該従制御器のアドレス
    を示すアドレスバイトと受信した前記指令バイト
    に対する応答を示す応答バイトとを含む応答メツ
    セージを直列伝送方式にて前記データ伝送バスを
    通じて前記主制御器へ伝送し、 前記主制御器が前記応答メツセージに応答して
    該応答メツセージに含まれるアドレスバイトが先
    に前記主制御器から送信された前記指令メツセー
    ジに含まれるアドレスバイトと一致するか否かを
    検証し、前記応答メツセージに含まれる応答バイ
    トが先に前記主制御器から送信された指令メツセ
    ージに含まれる前記指令バイトに対して期待され
    る応答を示すか否かを検証し、前記検証の何れか
    に於て肯定的な結果が得られない場合に前記指令
    メツセージを少なくとも一度繰返して送信するこ
    とを特徴とする自動乗物の電気系統に於ける多重
    伝送装置。 ２ 自動乗物の電気系統に於ける多重伝送装置で
    あつて、一つの主制御器と、一つ又はそれ以上の
    従制御器と、データ伝送バスを含み前記主制御器
    と前記従制御器の各々を接続する直列伝送方式の
    バスとを含み、 前記従制御器の各々はそれぞれ固有のアドレス
    を有し、前記主制御器からの指令に基いて関連す
    る入力装置から入力信号を受取り又は関連する出
    力装置へ出力信号を与える手段を有し、 前記主制御器から或る特定の従制御器を示す特
    定のアドレスバイトと指令内容を示す指令バイト
    とこれらのバイトの関数として決定される第一の
    エラー検査バイトとを含む指令メツセージを直列
    伝送方式にて前記データ伝送バスを通じて前記従
    制御器へ送信し、 前記指令メツセージに応答して前記特定の従制
    御器から当該従制御器のアドレスを示すアドレス
    バイトと前記指令に対する応答内容を示す応答バ
    イトとこれらのバイトの関数として決定される第
    二のエラー検査バイトとを含む応答メツセージを
    直列伝送方式にて前記データ伝送バスを通じて前
    記主制御器へ送信し、 前記特定の従制御器に於て受信された指令メツ
    セージの確実性を調べるエラー検査を行い、 前記主制御器に於て受信された応答メツセージ
    の確実性を調べるためにエラー検査を行い、 前記主制御器又は前記特定の従制御器の何れか
    に於ける前記エラー検査に於て確実性が確認され
    ない場合に少なくとも一回前記主制御器から前記
    指令メツセージを繰返して送信することを特徴と
    する多重伝送装置。
JP59034112A 1983-02-24 1984-02-24 自動乗物の電気系統に於ける多重伝送装置 Granted JPS59163697A (ja)

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US06/469,591 US4534025A (en) 1983-02-24 1983-02-24 Vehicle multiplex system having protocol/format for secure communication transactions

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