JPH05150978A - プロセツサ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、ループアンローリング等の
手法を実現する場合のプログラムサイズの減少を図るこ
とにある。 【構成】 複数の命令を表現する上位命令を解読するデ
コーダ２２を設け、この上位命令がフェッチされた場合
に、命令デコーダ２３に代わって当該上位命令を解読
し、それを命令デコーダ２３の解読し得る命令列に変換
することによって、ループアンローリング等の手法を実
現する場合のプログラムサイズの減少を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令を解読して実行す
るプロセッサに関し、例えばシングルチップマイクロコ
ンピュータに適用して有効な技術に関する。

【０００２】

【従来の技術】プロセッサは、命令のプリフェッチを行
う命令プリフェッチユニット、命令をデコードする命令
デコードユニット、この命令デコード結果に従って命令
を実行する実行ユニットなどを含む。このようなプロセ
ッサにおいては、基本命令レベルの高速実行を可能とす
るため各種のキャッシュメモリを内蔵し、高度なパイプ
ライン処理を実行可能としたものがある。尚、このよう
なプロセッサについて記載された文献の例としては、昭
和６３年６月に日立製作所より発行された「Ｈ３２／２
００ オペレーションアーキテクチャマニュアル（第３
版）」がある。

【０００３】ところで、マイクロコンピュータの実行速
度を改善する方法の一つとして命令列に含まれる分岐命
令の数を減らすことが有効とされ、そのためにループア
ンローリングやソフトウェアパイプライニング等の手法
が考えられている。そのような手法について記載された
文献の例としては、「Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐ
ｒｏａｃｈ（Ｊ．Ｌ．Ｈｅｎｎｅｓｓｙ ａｎｄ Ｄ．
Ａ Ｐａｔｔｅｒｓｏｎ １９９０）」がある。

【０００４】

【発明が解決しようとする課題】しかしながら、上記ル
ープアンローリングやソフトウェアパイプライニング等
の手法を従来のＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒ
ｕｃｔｉｏｎ ＳｅｔＣｏｍｐｕｔｅｒ）タイプのイン
ストラクションセットで実現すると、プログラムサイズ
が非常に大きくなり、そのために、キャッシュヒット率
が低下するなどの理由で、処理速度の向上を阻害するこ
とが、本発明者によって見いだされた。

【０００５】本発明の目的は、ループアンローリングや
ソフトウェアパイプライニング等の手法を実現する場合
のプログラムサイズの減少を図ることができる技術を提
供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、フェッチされた命令を保持する
ための命令レジスタと、この命令を解読するための第１
デコーダとを含んでプロセッサが構成されるとき、複数
の命令を表現するものとして設定された上位命令がフェ
ッチされた場合に、上記第１デコーダに代わり当該上位
命令を解読することにより、上記第１デコーダによって
解読可能な命令列に変換するための第２デコーダを設け
たものである。

【０００９】

【作用】上記した手段によれば、上記第２デコーダは、
上位命令がフェッチされた場合に、上記第１デコーダに
代わり当該上位命令を解読することによって上記第１デ
コーダによって解読可能な命令列に変換し、それを上記
デコーダに出力する。そのように上位命令の取扱いを可
能とすることが、ループアンローリングやソフトウェア
パイプライニング等の手法を実現する場合のプログラム
サイズの減少を達成する。

【００１０】

【実施例】図２には本発明の一実施例であるマイクロコ
ンピュータが示される。同図に示されるマイクロコンピ
ュータは、特に制限されないが、公知の半導体集積回路
製造技術により単結晶シリコンなどの一つの半導体基板
に形成される。

【００１１】図２において、命令プリフェッチユニット
２は、命令キャッシュメモリを内蔵し、命令の実行とは
独立して命令のプリフェッチを行う。命令キャッシュに
ヒットした場合には外部メモリへのアクセスは行われな
い。また分岐命令の高速化のため、特に制限されない
が、４本の分岐ウィンドウが形成され、これにヒットし
た場合には分岐先命令のフェッチが簡略化される。ま
た、外部データ／アドレスバスに結合された入出力制御
ユニット１３は、命令やオペランドの出力を制御し、命
令デコードユニット５は、フェッチされた命令のデコー
ド（解読）を行う。このデコード結果は、後段の制御ユ
ニット６に渡され、実行ユニット８が制御される。これ
によって、フェッチされたオペランドの処理が行われ
る。処理されたオペランドは再び入出力制御ユニット１
３に転送され、外部メモリにストアされる。また外部メ
モリへのアクセスはメモリ管理ユニット１１による保護
条件のチェックと、アドレス変換を経て行われる。これ
は命令実行処理と並行して行われるため、性能のオーバ
ヘッドは生じない。

【００１２】図３には、図２に示されるマイクロコンピ
ュータの要部の詳細な構成が示される。

【００１３】命令デコードユニット５は、上記入出力制
御ユニット１３から転送された命令を解読する機能を有
し、この命令デコーダ５Ｂのデコード出力が、後述する
マイクロ命令の先頭アドレスとされる。尚、この命令デ
コードユニット５については後に詳述する。

【００１４】図３に示される制御ユニット６は、マイク
ロプログラムを格納するマイクロプログラムＲＯＭ（リ
ード・オンリ・メモリ）６Ｂと、このＲＯＭ６Ｂのマイ
クロ命令アドレスを指定するマイクロアドレスシーケン
サ６Ａと、上記マイクロプログラムＲＯＭ６Ｂより読出
されたマイクロ命令６Ｃをデコードするマイクロ命令デ
コーダ６Ｄとを含む。そしてこのデコーダ６Ｄのデコー
ド出力は制御信号６Ｅとして各部に供給され、また直前
に読出されたマイクロ命令に含まれるネクストマイクロ
アドレス情報は上記マイクロアドレスシーケンサ６Ａに
取込まれる。すなわち、このマイクロアドレスシーケン
サ６Ａは、上記命令デコーダ５Ｂからのマイクロ命令の
先頭アドレスと上記デコーダ６Ｄからのネクストマイク
ロアドレス情報とに基づいてマイクロプログラムＲＯＭ
６Ｂ内から一連のマイクロ命令を読出す。

【００１５】実行ユニット８は、複数のレジスタより成
るレジスタブロック８Ａと、ＡＬＵ（算術論理演算ユニ
ット）を含む演算器ブロック８Ｃとを有し、それらは内
部バス１７に結合され、当該内部バス１７に結合された
他ブロックとの間でデータのやりとりが可能とされる。

【００１６】図１には上記命令デコードユニット５の詳
細な構成が示される。

【００１７】図１に示されるようにこの命令デコードユ
ニット５は、図２に示される入出力制御ユニット１３か
ら転送された命令を保持する命令レジスタ２１と、この
命令レジスタ２１の保持出力をデコードする第１デコー
ダとしての命令デコーダ２３とを含む。従来技術に従え
ば、命令レジスタ２１に保持された命令（機械語命令）
は、全て命令デコーダ２３により順に解読されることに
なるが、ループアンローリングやソフトウェアパイプラ
イニング等の手法を実現する場合のプログラムサイズの
減少を図るため、本実施例おいては、複数の命令を表現
するものとして設定された上位命令の解読を行う第２デ
コーダとしての上位命令デコーダ２２が設けられ、フェ
ッチされた上位命令については、命令デコーダ２３では
なく、上位命令デコーダ２２によってデコードし、その
デコード出力を命令デコーダ２３に伝達するようにして
いる。

【００１８】すなわち、複数の命令を表現する上位命令
がフェッチされ、それが命令レジスタ２１に保持された
場合、その上位命令は、命令デコーダ２３には伝達され
ずに、上位命令レジスタ２２に伝達され、そこで解読さ
れることによって、命令デコーダ２３によって解読可能
な命令列に変換される。この上記命令解読期間において
命令デコーダ２３のデコード動作は停止される。そして
次のサイクルいおいて、上位命令デコーダ２２から出力
される命令が命令デコーダ２３によって順にデコードさ
れ、当該命令列の全てのデコードが終了されてから、命
令レジスタ２１に保持されている命令の解読に移行され
る。

【００１９】上位命令は次のように記述される。

【００２０】命令デコーダ２３によって解読可能な命令
としてロード命令が挙げられ、それは次のように記述さ
れる。 ＬＤ Ｒ６，０（Ｒ２） ここで、ＬＤはロード命令であることを示し、Ｒ６は格
納先のレジスタを、０はオフセットを、（Ｒ２）はベー
スレジスタをそれぞれ示している。この種の命令が連続
される場合、そのような命令列が、図１に示される上位
命令レジスタ２２のデコード対象とされる上位命令に置
き換えられる。例えば、 ＬＤ Ｒ６，０（Ｒ２） ＬＤ Ｒ７，４（Ｒ２） ＬＤ Ｒ８，８（Ｒ２） ＬＤ Ｒ９，１２（Ｒ２） と、いうようにロード命令が４個連続される場合には、
それを一つの上位命令に置き換えることができる。すな
わち、 ＬＤＶ Ｒ６，０（Ｒ２），４ となる。ここで、最後の４は、ＬＤ Ｒ６，０（Ｒ２）
を含むロード命令が全部で４個あることを示している。
同様にストア命令が、 ＳＤ ０（Ｒ２），Ｒ６ ＳＤ ４（Ｒ２），Ｒ７ ＳＤ ８（Ｒ２），Ｒ８ ＳＤ １２（Ｒ２），Ｒ９ と、いうように４個連続される場合には、それを一つの
上位命令に置き換えることができる。すなわち、 ＬＤＶ ０（Ｒ２），Ｒ６，４ となる。

【００２１】このように、複数の命令が一つの上位命令
に置き換え可能とされることにより、そのような上位命
令を含むプログラムの量は、それを含まない記述に比し
て大幅に減少される。

【００２２】上記実施例によれば、以下の作用効果を得
ることができる。

【００２３】（１）上位命令デコーダ２２を有すること
により、上位命令がフェッチされた場合に、命令デコー
ダ２３に代わり当該上位命令が解読されることによって
当該命令デコーダ２３の解読し得る命令列に変換され、
それが当該命令デコーダ２３に出力されるので、そのよ
うなマイクロコンピュータにおいてループアンローリン
グやソフトウェアパイプライニング等の手法を実現する
場合のプログラムサイズの減少が可能とされる。

【００２４】（２）命令デコーダ２３は既存のものをそ
のまま利用することができるから、命令デコードユニッ
ト５の大幅な構成変更を伴わずに済む。

【００２５】（３）上記（１）の作用効果により、キャ
ッシュメモリの容量を同一とした場合のキャッシュヒッ
ト率が向上され、それによって処理速度の向上が可能と
される。

【００２６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。本発明は
マイクロコードを用いないプロセッサにおいても有効で
あることは言うまでもない。

【００２７】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
シングルチップマイクロコンピュータに適用した場合に
ついて説明したが、本発明はそれに限定されるものでは
なく、シングルボードに形成されたマイクロコンピュー
タや、その他の各種データ処理装置に適用することがで
きる。

【００２８】本発明は、少なくとも命令を保持するため
の命令レジスタと、この命令を解読するためのデコーダ
とを含むことを条件に適用することができる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３０】すなわち、第２デコーダを有することによ
り、上位命令がフェッチされた場合に、第１デコーダに
代わり当該上位命令を解読することによって第１デコー
ダによって解読可能な命令列に変換されて上記第１デコ
ーダに出力され、このように上位命令の取扱が可能とさ
れることにより、ループアンローリングやソフトウェア
パイプライニング等の手法を実現する場合のプログラム
サイズの減少が可能とされる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るマイクロコンピ
ュータの主要部構成ブロック図である。

【図２】図２は上記マイクロコンピュータの全体的な構
成ブロック図である。

【図３】図３は上記マイクロコンピュータの要部構成ブ
ロック図である。

【符号の説明】

１ マイクロコンピュータ ２ 命令プリフェッチユニット ５ 命令デコードユニット ６ 制御ユニット ６Ａ マイクロアドレスシーケンサ ６Ｂ マイクロプログラムＲＯＭ ６Ｄ マイクロ命令デコーダ ８ 実行ユニット ８Ａ レジスタブロック ８Ｃ 演算器ブロック １３ 入出力制御ユニット ２１ 命令レジスタ ２２ 上位命令デコーダ ２３ 命令デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フェッチされた命令を保持するための命
   令レジスタと、この命令を解読するための第１デコーダ
   とを含むプロセッサにおいて、複数の命令を表現するも
   のとして設定された上位命令がフェッチされた場合に、
   上記第１デコーダに代わり当該上位命令を解読すること
   により、上記第１デコーダによって解読可能な命令列に
   変換するための第２デコーダを含むことを特徴とするプ
   ロセッサ。
2. 【請求項２】 上記第２デコーダから出力される命令は
   機械語命令とされる請求項１記載のプロセッサ。
3. 【請求項３】 上記第１デコーダは、上記第２デコーダ
   が上位命令を解読する期間において解読動作が停止さ
   れ、次のサイクルで上記第２デコーダの出力命令をデコ
   ードする請求項１又は２記載のプロセッサ。