JPS63293638A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ処理技術さらにはプログラム制御方
式のシステムにおける命令形式に適用して特に有効な技
術に関し１例えば命令実行に際してオペランドを用いる
命令の構成方式に利用して有効な技術に関する。

〔従来の技術〕

プログラム制御方式のシステムの命令には、命令実行に
際して２つのオペランドを用いる２オペランド命令、１
つのオペランドを用いる１オペランド命令およびオペラ
ンドを不要とする０オペランド命令などがある。このう
ち、２オペランド命令では、オペランドの実効アドレス
の計算を２回行う必要があり、２オペランド命令の構成
の仕方については、従来２つの方法があった。１つは。

１ワード（命令をアドレスづけする単位）のなかにオペ
レージ嘗ンコードおよび２つのオペランドの計算に必要
な情報をすべて入れてしまう方法である（〔株〕日立製
作所、１９８２年９月発行、［日立マイクロコンピュー
タ、ＳＥＭＩＣＯＮＤＵＣＴＥＲＤＡＴＡ　ＢＯＯＫ−
８／１６ビツトマイクロコンピユータ」第９４５頁〜９
５２頁参照）。

〔発明が解決しようとする問題点〕

このような命令形式をとると、オペレーションコード（
オペコード）とオペランドの実効アドレス計算に必要な
情報を同時にデコードできるため、２オペランド命令の
実行速度が速いという利点がある。しかしながら、２つ
のオペランドの計算に必要な情報をオペレーションコー
ドとともに同一ワード内にいれてしまうと、オペレーシ
ョン指定部の幅が狭くなるため、命令の数（種類）が少
なくなるという不都合がある。

この場合、命令の数の減少を防止するために。

ｌワードのビット数を多くすることが考えられる。

しかし、一度にデコードすべき情報のビット数も増大す
ることになるから、デコーダの回路規模が極めて大きな
ものとなってしま、う。

一方、２オペランド命令の構成方式の他の例として、オ
ペレーション指定部と、オペランドの指定部を別々のワ
ード内圧入れて、複数ワードによって実行する方式があ
る。この命令方式に従うと。

同一ワード内にオペレーション指定部とオペランド指定
部を入れる方式に比べてオペレーション指定部のフィー
ルド幅を大きく取れるので、命令の数が豊富になるとい
う利点がある。また、一度にデコードすべき情報のビッ
ト数も低減できるから。

デコーダの回路規模を小型化できる。

しかしながら、従来提案されている複数ワードによる１
又は２オペランド命令を構成する方式にあっては、オペ
レーション指定部を含むワードすなわちオペレーション
ワードの後に、オペランド指定部を含むワードを続ける
ようにされていた。

そのため、先ずオペレーションワードをデコードしてア
ドレス計算が必要なことを知り１次にオペランド指定部
を含むワードをデコードして実効アドレスの計算を行い
、その計算結果に基づいてオペランドをフェッチする。

それから、命令を実行することになるため、命令の実行
速度が遅いという不都合があった。

この発明の目的は、命令の実行速度を低下させることな
く命令の数（命令の種類）を豊富にできるような命令形
式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、命令を複数ワードに分けて構成すると共に先
頭のワードにはオペランドの実効アドレス計算に最小限
必要な情報を入れ、その後にオペレーション指定部を含
むワードを続けるように構成することによって、オペレ
ーション指定部を含むワードをデコードする前にオペラ
ンドの実効アドレス計算と、オペランドのフェッチを開
始できるようにする。そして、このアドレス計算又はオ
ペランドのフェッチを行っている間にオペレーションワ
ードをデコードし、オペランドのアドレス計算又はオペ
ランドフェッチが終わったならば直ちに命令を実行でき
るようにする。

〔作用〕

上記した手段によれば、オペレージ１７指定部を含むワ
ードのデコードとアドレス計算又はオペランドフェッチ
動作とを並行して行うことができる。従ってオペランド
を必要とする命令の実行速度を高速化できる。また、命
令が複数ワードに分けて構成されているので、命令の数
を豊富にでき、しかもデコーダの規模の大型化を制限す
ることができる。

〔実施例〕

第１図に、１６ビツトを命令の読み込み単位とする命令
体系に本発明を適用した場合の２オペランド命令の命令
形式の実施例が示されている。

すなわち、この実施例の２オペランド命令を実行スるマ
イクロプロセサは、１６ビツトを基本単位としている。

従って、インストラクションに対するアドレスも、１６
ビツトが最小単位となっている。マイクロプロセサ内で
は、この１６ビツトが常に同時に読み込まれるため、１
６ビツト内での配置には本質的な意味はない。このよう
な命令の最小単位を、ワードと呼ぶことにする。

第１図に示す２オペランド命令は、先頭の第１ワードが
、第１のオペランドの実効アドレスを計算するのに必要
な情報がコード化されたオペランド指定部ＥＡＩを含む
構成とされている。オペランド指定部ＥＡＩは、特に制
限されないが８ビツトで構成されている。

オペランド指定部ＥＡＩを構成する８ビツトコードは、
特に制限されないが１次表１のよ５ＩＣ定義される。

表１ 但し１表１においてＰは、アドレスポインタサイズ指定
ビットであり、０なら例えば３２ビツトを示し、１なら
６４ビツトを示すとみなされる。

Ｒｎは、レジスタ番号指定ピッ）、Ｄｉｓｐは、ディス
プレイスメント値、Ｌｉｔはリテラル値すなわち即値で
ある。ＳＳは、拡張部のビット構成を示し１例えば０１
なら１６ビツト、１０なら３２ビツト、１１なら６４ビ
ツトを示す。

表１において１例えばフレームポインタ相対シｌ−トデ
ィスプレイスメント、スタックポインタ相対シ四−トデ
ィスプレイスメントはそれぞれフレームポインタからの
相対のディスプレイスメント付アドレスモード、スタッ
クポインタからの相対のディスプレイスメント付アドレ
スモードな示す。これらのモードは、ディスプレイスメ
ント値が４ビツトであるので、その値が小さい場合に適
用される。これらのモードによると、ディスプレイスメ
ント値がオペランド指定部内に設定されるので、拡張部
のような部分にディスプレイスメント値を設定しなくて
も良い。

表１のコード構成によると、オペランドは次のようにし
て求められる。例えば、スタックポインタ相対ショート
ディスプレイスメントにおいて。

オペランドは、メモリーアドレスのうちのスタックポイ
ンタによって示されるアドレス値に対してオペランド指
定部のディスプレイスメント値だけ増加されたアドレス
における内容から構成される。

第１図において、第１ワードには上記オペランド指定部
ＥＡＩの他にクラス指定部ＣＬ、モード指定部ＭＤ、サ
イズ指定部ＳＺＩが設けられている。クラス指定部ＣＬ
は、この命令では１６ビツト中の上位５ビツトからなり
、上位５ビツトが唯一特定の状態（例えばオール１１″
または°オール”０″等）になったとき、この命令が２
オペランド命令であることを指定する。

上記モード指定部ＭＤとサイズ指定部ＳＺＩは。

それぞれ１ビツトと２ビツトで構成されており、各コー
ドは例えば表２に示すように定義される。

すなわち、モード指定部ＭＤではアドレス計算後にオペ
ランドを７エツチするか否かを指定する。

命令の中には、オペランドフェッチを行わずアトＶス計
算のみ行い、それを所望のレジスタにいれるような命令
があるので、このピットを用いて識別することができる
。

表２ 一方、サイズ指定部ＳＺｌは、オペランドのサイズが８
．１６．３２または６４ビツトのいすねであるか指定す
る、これによって、メモリもしくはレジスタ内からこの
コードに応じたビット数のデータを取り出すことができ
る、 ２オペランド命令の中には１例えばレジスタ相対のよう
なアドレッシングモードに応じてディスプレイスメント
（もしくはオフセット）等を入れる拡張部が、１ワード
または２ワ一ド以上必要なことがある。そこで、この実
施例ではこの第１オペランドの拡張部ＥＸＩが、上記第
１ワードの後の第２ワード以下に続くように構成されて
いる。

そして、この第１オペランド拡張部ＥＸＩＫｌｊＬ＜第
ｎワードに例えば加算、減算のようなオペレーションの
詳細を指定するオペレージ璽ン指定部ＯＰが入るように
される。ただし、オペレージ叢ン指定部ＯＰの幅は、必
要な命令の種類との関係で１６ピツト全部はいらない。

そこでこの実施例では、第ｎワードの上位６ビツトをオ
ペレージ冒ン指定部ＯＦとし、残りのフィールドには８
ビツト幅の第２オペランド指定部ＥＡ２と、第２オペラ
ンドのサイズを示す２ビツト幅のサイズ指定部Ｓｚ２が
設けられている。

このようにして、オペレーション指定部ＯＰと第２オペ
ランド指定部ＥＡ２とにより第ｎワードが構成されると
ともに、必要に応じて上記第２オペランドの拡張部ＥＸ
２が上記第ｎワードの次の第ｎ　＋　１ワード以下に続
くようにされている。

第４図には１本発明に係る２オペランド命令を有する命
令体系によって動作するマイクロプロセサのハードウェ
ア構成の一例が示されている。

この実施例のマイクロプロセサは、マイクロプログラム
制御方式の制御部を備えている。すなわち、マイクロプ
ロセサを構成するＬＳＩチップ１内には、マイクロプロ
グラムが格納されたマイクロＲＯＭ（リード・オンリ・
メモリ）２が設けられている、マイクロＲＯＭ２は、マ
イクロアドレス発生回路５によってアクセスされ、マイ
クロプログラムを構成するマイクロ命令を順次出力する
。

マイクロアドレス発生回路５は、命令レジスタ３にフェ
ッチされたマクロ命令のコードを、命令デコーダ４でデ
コードした信号が供給される。マイクロアドレス発生回
路５はこの信号に基づいて対応するマイクロアドレスを
形成し、マイクロＲＯＭ２に供給する。これＫよって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出される。このマイクロ命令コードによっ
て、各種テンポラリレジスタやデータバッファ。

演算論理ユニツ）ＡＬＵ、アドレス計算ユニットＡＵ等
からなる実行ユニット６等に対する制御信号が形成され
る。

マクロ命令に対応する一連のマイクロ命令群のうち２番
目以降のマイクロ命令の読出しは、直前に読み出された
マイクロ命令のネタストアドレスフィールドのコードが
マイクロＲＯＭ２に供給されることにより行なわれる。

すなわち、直前のマイクロ命令内のネクストを保持する
ためのマイクロ命令ラッテ９が設けられ、その出力とマ
イクロアドレス発生回路４からのアドレスとに基づいて
２番目以降のマイクロ命令の読出しが行われる。

このようにして読出された一連のマイクロ命令はマイク
ロ命令デコーダ１０によってデコードされ。

籟ｊ御信号によって実行ユニット６が制御され。

マクロ命令が実行される。

アドレス計算ユニットＡＵは、オペランドのアドレスを
指定するための拡張部ＥＸ（例えば第１図に示す第２ワ
ードの情報と、実行ユニット６内のアドレスを計算する
。上記拡張部ＥＸは命令デコーダ４でデコードされるこ
となく、拡張部専用レジスタ１１を介してアドレス計算
ユニットＡＵに供給される。また、オペランド指定部Ｅ
Ａを含む命令（例えば第１図に示す第１ワード）をデコ
ードすることによって得られるアドレス計算制御情報Ｉ
ＮＦによってアドレス計算ユニットＡＵが制御される。

この実施例では、Ｉ＃に制限されないが、バッファ記憶
方式が採用されており、マイクロプロセサＬＳＩ内にキ
ャッシュメモリ７が設けられ、外部メモリ８内でのデー
タのうちアクセス頻度の高いプログラムデータがキャッ
シュメモリフ内に登録される。これによって、プログラ
ムの取込みが高速化される。

前述のようにこの実施例においては、２オペランド命令
が複数ワードから構成されているため。

オペレージ璽ン指定部ＯＦのフィールド幅を大きくとる
ことができる。従って、命令の種類を多く持つことがで
きる。しかも、先頭のワードに第１オペランド（ソース
オベランド）の実効アドレス計算に必要な情報が入って
いるので、第１ワードをフェッチしてそれをデコードす
るだけでオペランドのアドレス計算を開始することがで
きる。すなわち、第２ワードの拡張部はデコードされる
ことなくアドレス計算ユニットＡＵに供給されるので、
第１ワードのデコード終了後すぐにアドレス計算を開始
することができる。このアドレス計算を行っている間は
、命令レジスタ３および命令デコーダ４が空いているの
で、アドレス計算又はこのアドレスによる第１オペラン
ドの７エツチ中にオペレージ叢ン指定部ＯＰを含む第ｎ
ワードを取す込ンで、オペレーションコードに対応する
マイクロ命令の読出し作業を行うことができる。

なお、オペランドフェッチとは、外部メモリ８等に記憶
されているオペランドの内容を、実行ユニット６内の所
定のレジスタに格納することをいい、マイクロ命令デコ
ーダ１０かも出力される制御信号を受けるＩ１０コント
ローラ１２等によって実行される。オペランドのアドレ
スは前記アドレス計算ユニットＡＵによって計算される
。

第５図囚には、３ワードによって構成される２オペラン
ド命令のフォーマットの一実施例が示されている。第５
図（Ｂ）は、上記同図（ト）に示すフォーマットの命令
を第４図に示すマイクロプロセッサによって実行する場
合の実行シーケンスを示している。第５図■に示す様に
、第１ワードには、第１オペランド指定フイールドＥＡ
Ｉが含まれ、第２ワードには、第１オペランド指定用拡
張フイールドＥＸＩが設けられ、第３ワードには、オペ
レージ曹ンコード指定フィールドＯＰ及び第２オペラン
ド指定フイールドＥＡ２が設けられる。第５図（Ｂ）に
示す様に、まず第１マシンサイクルＭＣＩの期間内に第
１ワードが第４図に示す命令デコーダ４によってデコー
ドされ（５１）、オペランドのアドレスを計算するため
に必要な情報ＩＮＦ及びマイクロＲＯＭのアドレス情報
等が形成される。

次にマシンサイクルＭＣ２において、第２ワードの情報
と上記アドレス計算情報ＩＮＦに基づき、第１オペラン
ドのアドレス計算が行なわれる（５２）。

マシンサイクルＭＣ２においては、上記アドレス計算の
実行（５２）とともに、マイクロＲＯＭからのマイクロ
命令の読出しが行なわれる（５３）。

このマイクロ命令がオペランドの７エツチを指示してい
るときは、マシンサイクルＭＣ３及びＭＣ４においてオ
ペランド７エツチが実行される（５４）。

このマシンサイクルＭＣ３においては、上記オペランド
フェッチ動作（５４）とともに、第３ワードのデコード
が行なわれ（５５）、マイクロＲＯＭのアドレス情報が
形成される。このアドレス情報に基づいて、マシンサイ
クルＭＣ４において。

マイクロ命令の読出しが行なわれる（５６）。このマイ
クロ命令はオペレーションコート指定フィールドＯＰで
指定されるオペレーションを実行するための制御情報を
含む。また、このオペレーションの実行に必要なオペラ
ンドは、すで忙フェッチされている（５４）から、マシ
ンサイクルＭＣ５からすぐはオペレーションを実行する
ことができる（５７）。なお、この３ワード命令は第２
オペランド指定用拡張フイールドを持たないから。

この拡張フィールドを用いたアドレス計算は行なわれな
い。また、この実施例では、第２オペランドのフェッチ
が不要な場合を示している。第２オペランドの７エツチ
が不要な場合とは、第２オペランドの位置がマイクロプ
ロセッサ内のレジスタである場合等である。

この様にこの発明の命令フォーマットを用いれば、命令
実行に必要なオペランドをマイクロプロセッサが用意し
ている間、すなわち、上記オペランドのアドレスを計算
してオペランドの内容を所定のレジスタにフェッチして
いる間に、オペレージ曹ンコードなデコードすることが
できる。従ってオペレーションコードをデコードするた
めの専用時間を設ける必要がなくなる、よって命令の実
行速度の高速化を図ることができる。

上記実施例では、第３ワードのデコード段階（５５）と
、オペランドフェッチの段階（５４）とが重なっている
が、これに限定される必要はない。すなわち、第３ワー
ドのデコード段階（５５）をアドレス計算段階（５２）
と重ねるようにしてもよい。この様にすることＫより１
例えばオペランドフェッチ段階（５４）が存在しない場
合に。

命令実行段階（５７）を１マシンサイクル分早く開始す
ることができるようになる。

第６図（Ａ）Ｋは、４ワードによって構成される２オペ
ランド命令のフォーマットの一実施例が示されている。

第１ワードには、第１オペランド指定フイールドＥＡＩ
が含まれ、第２ワードには第１オペランド指定用拡張フ
イールドＥＸＩが設けられ、第３ワードにはオペレーシ
ョンコード指定フィールドＯＰ及び第２オペランド指定
フイールドＥＡ２が設けられ、第４ワードには第２オペ
ランド指定用拡張フイールドＥＸ２が設けられる。第６
図（Ｂ）は、上記同図（Ａ）Ｋ示すフォーマットの命令
を第４図に示すマイクロプロセッサによって実行する場
合の実行シーケンスを示している。まず。

第１マシンサイクルＭＣＩの期間内に第１ワードが第４
図に示す命令デコーダ４によってデコードされ（６１）
、オペランドのアドレスを計算するために必要な情報Ｉ
ＮＦ及びマイクロＲＯＭのアドレス情報等が形成される
。次にマシンサイクルＭＣ２において、第２ワードの情
報と上記アドレス計算情報ＩＮＦに基づき、第１オペラ
ンドのアドレス計算が行なわれる（６２）。マシンサイ
クルＭＣ２においては、上記アドレス計算の実行（６２
）とともに、マイクロＲＯＭからのマイクロ命令の読出
しが行なわれる（６３）。このマイクロ命令がオペラン
ドの７エツチを指示しているときは、マシンサイクルＭ
Ｃ３及びＭＣ４においてオペランドフェッチが実行され
る（６４）、このマシンサイクルＭＣ３においては、上
記オペランドフェッチ動作（６４）とともに、第３ワー
ドのデコードが行なわれ（６５）、第２オペランドのア
ドレスを計算するために必要な情報ＩＮＦ及びマイクロ
ＲＯＭのアドレス情報等が形成される。

またマシンサイクルＭＣ４においては、第４ワードの情
報と上記アドレス計算情報ＩＮＦに基づき。

第２オペランドのアドレス計算が行なわれる（６６）。

マシンサイクルＭＣ４においては、上記アドレス計算の
実行（６６）とともに、マイクロＲＯＭからのマイクロ
命令の読出しが行なわれる（６７）。

このマイクロ命令がオペランドのフェッチを指示してい
るときは、マシンサイクルＭＣ５及びＭＣ’６において
オペランドフェッチが実行される（６８）。

また読出されたマイクロ命令（６７）は、オペレーショ
ンコード指定フィールドＯＰで指定されるオペレーショ
ンを実行するための制御情報を含む。

マタ、このオペレーションの実行に必要なオペランドは
、すでにフェッチされている（６８　、６９　）から、
マシンサイクルＭＣ７からすぐにオペレーションを実行
することができる（６９）。

この様に、この発明の命令フォーマットを用いれば、命
令実行に必要な第１オペランドをマイクロプロセッサが
用意している間、すなわち、上記オペランドのアドレス
を計算してオペランドの内容を所定のレジスタにフェッ
チしている間に、オペレーションコードをデコードする
ことができる。

従って、オペレーションコードをデコードするための専
用時間を設ける必要がなくなる。よって命令の実行速度
の高速化を図ることができる。

上記実施例では２オペランド命令の場合を示したが、こ
の発明は１オペランド命令の場合であっても適用できる
。第１オペランドを用意している間にこれと並行してオ
ペレーションコードをデコードブることかできれば本発
明の効果が得られるからである。

また、マイクロプロセッサを動作させる複数の命令が、
全てこの発明に係る命令フォーマットＫ　゛より構成さ
れている必要はなく、必要に応じてこの発明とは異なる
命令フォーマットを含ませることも可能である。従って
第１図に示すフォーマットの命令と、第２図及び第３図
に示すフォーマットの命令を用いて一連の命令群を構成
することもできる。この場合、ある命令の実行段階と次
の命令の実行段階との間に、このマイクロプロセッサが
実質的に動作しない期間が含まれると、一連合会を実行
する速度の低下を招く。そこで、例えば第５図ＣＢ）に
示す様に、ある命令の実行（５８）の後、直ちに次の命
令に基づく動作（５４，５７）を続けることが好ましい
。

第２図は１オペランド命令、第３図は０オペランド命令
の構成例を示す。これらの命令は２ビツトのクラス指定
部ＣＬを有しており、このクラス指定部ＣＬによって、
それぞれ１芽ベランド命令または０オペランド命令であ
ることが指定される。

また、１オペランド命令は前記２オペランド命令の第ｎ
ワードと同じように、オペレーション指定部ＥＡおよび
オペランドのサイズ指定部ＳＺとを偏れた構成にされて
いる、これによって、１オペランド命令は、オペランド
の実効アドレス計算と命令の実行を速やかに行うことが
できる。なお。

１オペランド命令も前記２オペランド命令と同じように
拡張部を有する場合には、オペレーション指定部ＯＰお
よびオペランド指定部ＥＡ等からなる上記ワードの後に
続く、第２ワード以下に拡張部が入るようにされる。オ
ペランド指定部ＥＡの構成は２オペランド命令のオペラ
ンド指定部ＥＡ１　、ＥＡ２と同じ構成にされる。

一方、０オペランド命令は、クラス指定部ＣＬ以外のビ
ットが全てオペレージ田ン指定部に使用されている。

〔発明の効果〕

本発明によれば以下の効果を得ることができる。

命令を複数ワードに分けて構成すると共に先頭の第１ワ
ードにはオペランドの実効アドレス計算に必要な情報を
入れ、その後にオペレーション指定部を含むワードを続
けるように構成したので、オペレーション指定部を含む
ワードをデコードする前にオペランドの実効アドレス計
算を開始できるとともに、このアドレス計算及びオペラ
ンド７エツチを行っている間にオペレーションワードを
デコードし、オペランドのアドレス計算及びオペランド
フェッチが終わったならば直ちに命令を実行できるとい
う作用により、命令の実行速度を低下させることなく命
令の数を豊富にできるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
命令の７工ツチ単位が１６ビツトである場合の２オペラ
ンド命令の形式方式について説明したが、命令の構成単
位が１６ビツトに限らず８ビツトあるいは３２ビツトの
場合にも適用することができる。また、上記実施例に従
うと、命令の構成単位が１６ビツトに満たない場合（例
えば８ビツト）、１オペランド命・令を１ワード（この
場合８ビツト）で構成するのが困難になる。従ってこの
ような１オペランド命令を構成する場合にも本発明を適
用して、オペランド指定部を含むワードの後にオペレー
ジオン指定部を有するワードを続けるように構成するこ
とができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセサの
命令形式に適用した場合について説明したが、この発明
はそれに限定されるものでなく、計算機やミニコン等プ
ログラム制御方式のデータ処理システム一般の命令形式
に利用することができる。

【図面の簡単な説明】

第１図は本発明に係る命令フォーマットの構成例を示す
説明図。 第２図および第３図は、ｌオペランド命令およびＯオペ
ランド命令の構成例を示す説明図、第４図は１本発明に
係る命令を実行するマイクロプロセサの構成例を示すブ
ロック図。 第５図囚は１本発明に係る命令フォーマ・トの一実施例
図、 第５図の）は、同図（８）に示す命令の実行手順を示す
説明図。 第６図囚は１本発明に係る命令フォーマットの他の実施
例図。 第６図（Ｂ）は、同図（ＡＲＫ示す命令の実行手順を示
す説明図である。 １・・・マイクロプロセッサ、ＡＵ・・・アドレス計算
ユニット、ＡＬＵ・・・演ｘｍｑユニット、ＩＮＦ・・
・アドレス計算制御情報。 第　　１　　図 第　　２　　図 園 第　　３　　図 第　　５　　図（Ａ） 第　　５　　図（Ｂ）

Claims (1)

1. 【特許請求の範囲】 １、命令をデコードするためやデコード手段と、命令を
   実行するための実行手段とを有し、 上記命令はオペランド指定情報を含む第１のワードと、
   オペコードを含む第２のワードとを少なくとも備え、上
   記第１のワードがデコードされる第１の段階と、その後
   第２のワードがデコードされる第２の段階と、オペコー
   ドに基づいて命令が実行される第３の段階とを有するこ
   とを特徴とするデータ処理システム。 ２、上記実行手段はアドレス計算手段を含み、オペラン
   ドアドレスが計算される段階が、 上記第２の段階より前又は第２の段階と重なつて存在す
   ることを特徴とする特許請求の範囲第１項記載のデータ
   処理システム。 ３、上記実行手段はオペランドフェッチ手段を含み、 オペランドがフェッチされる段階が、 上記第２の段階より後又は第２の段階と重なって存在す
   ることを特徴とする特許請求の範囲第２項記載のデータ
   処理システム。 ４、上記データ処理システムはさらに、 マイクロ命令記憶手段を有し、 マイクロ命令記憶手段から読出されたマイクロ命令に従
   って上記オペランドフェッチ手段が制御されることを特
   徴とする特許請求の範囲第３項記載のデータ処理システ
   ム。 ５、上記マイクロ命令記憶手段からマイクロ命令を読出
   す段階と上記オペランドアドレスが計算される段階とが
   重なるように存在することを特徴とする特許請求の範囲
   第４項記載のデータ処理システム。 ６、上記命令はオペランドを指定するための拡張フィー
   ルドを有する第３のワードを備え、上記第１のワードと
   第３のワードに含まれる情報に基づいてオペランドのア
   ドレスが計算されることを特徴とする特許請求の範囲第
   ２項記載のデータ処理システム。 ７、命令をデコードするためのデコード手段と、命令を
   実行するための実行手段とを有し、 上記命令はオペランド指定情報を含む第１のワードと、
   オペコードを含む第２のワードとを少なくとも備え、上
   記第１のワードがデコードされる第１の段階と、その後
   第２のワードがデコードされる第２の段階と、オペコー
   ドに基づいて命令が実行される第３の段階とを有するこ
   とを特徴とするマイクロコンピュータ。 ８、マイクロ命令記憶手段を有し、 マイクロ命令記憶手段から読出されたマイクロ命令に従
   って上記実行手段が制御されることを特徴とする特許請
   求の範囲第７項記載のマイクロコンピュータ。