JPH05151017A - マイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】 テスト専用の外部端子数を増大させることな
く、簡単な制御で、マイクロコンピュータ内の各マクロ
ブロック等の単体の機能テストを的確に行う。 【構成】 テスト時に、テスト回路６０からマクロ選択
信号が出力され、ＣＰＵコア３１、周辺機能マクロ３２
〜３４あるいはＲＡＭマクロ３５のうちのテスト対象と
なるものが選択される。そして、テスト回路６０からテ
スト対象となるブロックへ、テストバス７０を介してテ
ストパターンが供給され、そのテストパターンによって
テスト対象のブロックがテストを実行し、そのテスト結
果をテストバス７０を介してテスト回路６０へ戻す。テ
スト回路６０では、テストバス７０から送られてきたテ
スト結果と期待値とを比較判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵコアを内部に持
つ１チップのマイクロコンピュータ、特にそのテスト回
路に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば特開平２−２８９９９９号公報に記載されるもの
があった。従来、中央処理装置（ＣＰＵ）や各種周辺ハ
ードウェアを含む機能ブロック、メモリブロック、及び
ユーザ定義の回路から構成される機能ブロックの各レイ
アウトデータをコンピュータ上で接続してマイクロコン
ピュータを開発することにより、開発期間の短縮を図る
技術が提案されている。この場合、マイクロコンピュー
タのテストを速やかに、かつ正確に行うことが重大な課
題となってくる。このようなマイクロコンピュータの構
成例を図２に示す。

【０００３】図２は、前記文献に記載された従来のマイ
クロコンピュータの構成ブロック図である。このマイク
ロコンピュータ１０は、１チップで構成されるもので、
マイクロコンピュータ全体をプログラム制御するＣＰＵ
及びバスインタフェース回路を有するＣＰＵコア１１
と、各種の外部機器を制御するための周辺機能マクロ１
２〜１４と、データの読出し及び書込みが可能なランダ
ムアクセスメモリマクロ（ＲＡＭマクロ）１５とを有
し、それらが上位アドレスバス１６、下位アドレスバス
１７、及びデータバス１８を介して相互に接続されてい
る。ＣＰＵコア１１は、ＲＡＭマクロ１５に対してテス
トを行うためにメモリリード信号１９及びメモリライト
信号２０を該ＲＡＭマイクロ１５に供給するようになっ
ている。各周辺機能マクロ１２〜１４は、それぞれ外部
デバイスとのインタフェースを行う外部の第１，第２，
第３の端子群２１〜２３に接続されている。

【０００４】このような構成のマイクロコンピュータ１
０において、例えばＲＡＭマクロ１５内のＲＡＭセルの
テストを行う場合、ＣＰＵコア１１が有する命令を用い
て該ＣＰＵコア内のバスインタフェース回路を起動し、
テストを行う。即ち、ＲＡＭマクロ１５のデータ読出し
テストを行う場合、ＣＰＵコア１１は上位アドレスバス
１６及び下位アドレスバス１７へ所定のアドレスを出力
してデータバス１８をハイインピーダンスにする。そし
て、メモリリード信号１９を出力してＲＡＭマクロ１５
内のデータを読取る。また、ＲＡＭマクロ１５へのデー
タの書込みテストを行う場合、ＣＰＵコア１１は、上位
アドレスバス１６及び下位アドレスバス１７へ所定のア
ドレスを出力し、データバス１８へ書込みデータを出力
する。そして、メモリライト信号２０をＲＡＭマクロ１
５へ出力して書込みテストを行う。

【０００５】この種のマイクロコンピュータ１０では、
ＣＰＵ機能を使用してＲＡＭマクロ１５のテストを行っ
ているため、ＣＰＵコア１１の機能が故障している場合
には、ＲＡＭマクロ１５の機能確認が行われなかった
り、また該ＣＰＵコア１１の故障かあるいはＲＡＭマク
ロ１５の故障かが判定できないという欠点がある。

【０００６】そこで、前記文献の技術では、ＲＡＭマク
ロ専用のテスト端子を外部に設け、そのテスト端子にリ
ード信号及びライト信号を入力し、ＲＡＭマクロ１５へ
の読出し動作、及び書込み動作を行うためのアドレス、
データ及び制御信号を第１，第２，第３の端子群２１〜
２３及び周辺機能マクロ１２〜１４を介して上位アドレ
スバス１６、下位アドレスバス１７及びデータバス１８
に対して入出力することにより、ＣＰＵコア１１を動作
させないでＲＡＭマクロ１５のテストを行うようになっ
ている。これにより、ＣＰＵコア１１の動作が正常であ
るかどうかに関係なく、ＲＡＭマクロ１５のテストが可
能になる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成のマイクロコンピュータ１０では、ＲＡＭマクロ専用
の外部のテスト端子を設け、そのテスト端子を用いてＲ
ＡＭマクロ１５に対してテストが行えるので、該ＲＡＭ
マクロ１５のテストに関しては容易になるが、その他の
ＣＰＵコア１１や周辺機能マクロ１２〜１４に対するテ
ストについては、何等考慮されていない。そのため、Ｃ
ＰＵコア１１や周辺機能マクロ１２〜１４に対してテス
トを行う場合、それらに対するテスト専用の外部端子を
設け、その外部端子からテスト信号を入力してテストを
行うことが考えられる。しかし、このような方法では、
テスト専用の外部端子数が増大するという欠点がある。
そこで、第１〜第３の端子群２１〜２３等を利用してテ
スト用の信号を入力し、ＣＰＵコア１１や周辺機器マク
ロ１２〜１４のテストを行うことも可能であるが、テス
トのための制御が複雑になる。従って、テスト専用の外
部端子数を増大させることなく、簡単な制御で、ＣＰＵ
コア１１や各マクロブロックの単体の機能テストを完全
に行うことが困難であった。

【０００８】本発明は、前記従来技術が持っていた課題
として、テスト専用の外部端子数を増大させることな
く、簡単な制御で、マイクロコンピュータ内の各マイク
ロブロックの単体の機能テストを完全に行うことが困難
な点について解決したマイクロコンピュータを提供する
ものである。

【０００９】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、マイクロコンピュータ全体をプログ
ラム制御するＣＰＵを有するＣＰＵコアと、前記ＣＰＵ
により制御されて前記プログラムを実行する複数のマク
ロブロックとが、１チップ内に搭載されたマイクロコン
ピュータにおいて、次のような手段を設けている。即
ち、この第１の発明では、マクロ選択信号に基づき、前
記ＣＰＵコア及び前記複数のマクロブロックのそれぞれ
の入出力を制御する複数の入出力制御手段と、前記各入
出力制御手段を介して前記ＣＰＵコア及び前記複数のマ
クロブロックにそれぞれ共通接続されたテストバスと、
前記テストバスに接続され、前記マクロ選択信号を出力
して前記ＣＰＵコア及びマクロブロックのいずれか一つ
を選択し、そのテスト対象に対しテストパターンを供給
してテストを実行させるテスト回路とを、前記１チップ
内に設けている。

【００１０】第２の発明では、第１の発明の入出力制御
手段を、前記マクロ選択信号によって入力の選択を行う
マルチプレクサと出力の制御を行う出力ゲートとで構成
している。さらに、前記テスト回路は、前記マクロ選択
信号を発生するマクロ選択信号発生手段、前記テストパ
ターンを発生するテストパターン発生器、及び前記テス
ト対象からのテスト結果と期待値とを比較判定する判定
手段を有している。

【００１１】

【作用】第１の発明によれば、以上のようにマイクロコ
ンピュータを構成したので、テスト時においてテスト回
路はマクロ選択信号を出力し、テストバスを介してＣＰ
Ｕコア及びマクロブロック内の各入出力制御手段へ与え
る。すると、これらの入出力制御手段によってＣＰＵコ
アあるいはマクロブロックのうちのテスト対象となるも
のが選択される。そして、テスト回路からテストパター
ンが発生し、そのテストパターンがテストバスを介して
テスト対象となるブロックへ送られる。テスト対象とな
るブロックでは、テストパターンに基づきテストを実行
し、そのテスト結果をテストバスを介してテスト回路へ
戻す。テスト回路では、送られてきたテスト結果と期待
値の一致／不一致を判定し、テスト対象の良否の判定を
行う。

【００１２】第２の発明では、テスト回路内のマクロ選
択信号発生手段からマクロ選択信号が出力され、そのマ
クロ選択信号により、テスト対象に設けられた入出力手
段内のマルチプレクサ及び出力ゲートによって該テスト
対象のテストの入出力が制御される。テスト回路内のテ
ストパターン発生器からテストパターンが発生される
と、そのテストパターンが入出力制御手段内のマルチプ
レクサを介してテスト対象となるブロックへ送られ、該
ブロックでテストが行われ、そのテスト結果が出力ゲー
トを介してテストバスへ送られる。テストバスから送ら
れてきたテスト結果は、テスト回路内の判定手段で期待
値と比較判定される。これにより、テスト専用の外部端
子数を増大させることなく、簡単な制御で、各ブロック
の機能テストが的確に行える。従って、前記課題を解決
できるのである。

【００１３】

【実施例】図１は、本発明の実施例を示すマイクロコン
ピュータの構成ブロック図である。このマイクロコンピ
ュータ３０は、従来と同様に１チップで構成されるもの
で、ＣＰＵ及びバスインタフェース回路を有するＣＰＵ
コア３１と、各種の機能を有する複数のマクロブロッ
ク、例えば外部機器制御用の周辺機能マクロ３２〜３４
及びデータ格納用のＲＡＭマクロ３５とを備え、それら
が上位アドレスバス３６、下位アドレスバス３７及びデ
ータバス３８で相互に接続されている。

【００１４】各周辺機能マクロ３２〜３４は、外部機器
を制御するためにそれぞれ異なる機能を有し、それらに
は外部デバイスとのインタフェースを行う外部の第１，
第２，第３の端子群４１〜４３がそれぞれ接続されてい
る。これらの各周辺機能マクロ３２〜３４は、モードレ
ジスタやラッチ等を有し、それらが所定のアドレスにマ
ッピングしてあり、下位アドレスバス３７を介してＣＰ
Ｕコア３１からアドレスが与えられ、さらにデータバス
３８を介してＣＰＵコア３１とのデータの授受を行うよ
うになっている。ＲＡＭマクロ３５は、上位アドレスバ
ス３６、下位アドレスバス３７及びデータバス３８を介
してＣＰＵコア３１と接続され、該ＣＰＵコア３１によ
ってデータの書込み及び読出しが制御される。

【００１５】本実施例のマイクロコンピュータ３０で
は、ＣＰＵコア３１、周辺機能マクロ３２〜３４、及び
ＲＡＭマクロ３５のテストを行うための起動用等の制御
信号の入力端子５１、テスト結果の出力端子５２、及び
テスト回路６０が設けられている。外部の入力端子５１
及び出力端子５２に接続されたテスト回路６０は、テス
トバス７０を介してＣＰＵコア３１、周辺機能マクロ３
２〜３４及びＲＡＭマクロ３５にそれぞれ接続されてい
る。このテスト回路６０では、テスト起動等を行う制御
信号が入力端子５１から入力されると、テストバス７０
を介してテストすべきマクロブロックを選択し、その選
択対象となるマクロブロックに対し、テストパターンを
供給してテストを実行させる機能を有している。

【００１６】図３は、図１中のテスト回路の構成例を示
すブロック図である。このテスト回路６０は、入力端子
５１から起動用等の制御信号が入力されると、テスト回
路全体を制御するための各種の制御信号を発生するコン
トロール回路６１を有している。該コントロール回路６
１の出力側には、テスト対象となるマクロブロックを選
択するためのマクロ選択信号発生手段（例えば、エンコ
ーダ）６２、各マクロブロックのテストパターンを発生
するテストパターン発生器６３、及びテスト対象からの
テスト結果と期待値とを比較判定して判定結果を出力端
子５２から出力する判定手段（例えば、比較器）６４が
接続されている。

【００１７】また、コントロール回路６１の出力側に
は、該コントロール回路６１の出力によって開閉制御さ
れるゲート６５〜６７が接続されている。ゲート６５
は、エンコーダ６２から出力されるマクロ選択信号ＢＳ
をマクロ選択出力端子６８を介してテストバス７０へ出
力する機能を有している。ゲート６６は、テストパター
ン発生器６３から発生されるテストパターンをデータ出
力端子６９を介してテストバス７０へ出力する機能を有
している。さらに、ゲート６７は、データ出力端子６９
からの入力を比較器６４へ送る機能を有している。

【００１８】図１に示すマイクロコンピュータ３０内の
ＣＰＵコア３１、周辺機能マクロ３２〜３４、及びＲＡ
Ｍマクロ３５の入出力側には、テスト回路６０から出力
されるマクロ選択信号ＢＳに基づきそれらの各マクロブ
ロックの入出力を制御するための入出力制御手段がそれ
ぞれ設けられており、その構成例を図４に示す。

【００１９】図４は、図１中の例えばＣＰＵコア３１内
に設けられる入出力制御手段の構成ブロック図である。
ＣＰＵコア３１内のＣＰＵコア本体８０の入力側にマル
チプレクサ８１が、出力側に出力ゲート８２がそれぞれ
接続され、このマルチプレクサ８１及び出力ゲート８２
によって入出力制御手段が構成されている。マルチプレ
クサ８１は、その入力側にデータバス３８及びテストバ
ス７０が接続され、さらにその出力側にＣＰＵコア本体
８０の入力側が接続され、該テストバス７０から送られ
てくるマクロ選択信号ＢＳに基づき該テストバス７０の
入力を選択してＣＰＵコア本体８０へ与える機能を有し
ている。出力ゲート８２は、ＣＰＵコア本体８０の出力
側とテストバス７０との間に接続され、該テストバス７
０から送られてくるマクロ選択信号ＢＳに基づき、ＣＰ
Ｕコア本体８０の出力をテストバス７０へ出力する機能
を有している。

【００２０】このような入出力制御手段は、図１の周辺
機能マクロ３２〜３４及びＲＡＭマクロ３５の各入出力
側にそれぞれ設けられている。以上のように構成される
マイクロコンピュータ３０の動作を説明する。まず、図
１のマイクロコンピュータ３０の通常の動作では、ＣＰ
Ｕコア３１がプログラムをデコードし、そのデコード結
果に基づきＲＡＭマクロ３５を用いて演算処理等を行
い、その演算結果等を周辺機能マクロ３２〜３４へ与え
る。すると、周辺機能マクロ３２〜３４では、ＣＰＵコ
ア３１からの制御に基づき、第１〜第３の端子群４１〜
４３を介して外部機器を制御する。

【００２１】次に、マイクロコンピュータ３０内の各マ
クロブロックに対するテスト動作を説明する。例えば、
ＣＰＵコア３１のテストを行う場合、マイクロコンピュ
ータ３０の外部の入力端子５１から、テスト回路起動用
の制御信号を入力する。すると、図３のテスト回路６０
内のコントロール回路６１が動作し、該テスト回路全体
を制御するための各種の制御信号を発生する。エンコー
ダ６２は、コントロール回路６１からの制御信号を符号
化してＣＰＵコア３１を選択するためのマクロ選択信号
ＢＳを発生する。このマクロ選択信号ＢＳは、ゲート６
５及びマクロ選択出力端子６８を介してテストバス７０
へ出力され、該テストバス７０上のマクロ選択信号ＢＳ
がＣＰＵコア３１、周辺機能マクロ３２〜３４、及びＲ
ＡＭマクロ３５へ送られる。

【００２２】図４のＣＰＵコア３１では、マルチプレク
サ８１がテストバス７０側を選択するので、該テストバ
ス７０を通じてＣＰＵコア本体８０への入力が可能とな
る。他の周辺機能マクロ３２〜３４及びＲＡＭマクロ３
５では、テストバス７０からの入力が不可能となる。

【００２３】次に、図３のテスト回路６０では、テスト
パターン発生器６３よりＣＰＵコア３１のテストパター
ンを発生する。このテストパターンは、ゲート６６及び
データ出力端子６９を介してテストバス７０へ出力さ
れ、ＣＰＵコア３１へ送られる。図４のＣＰＵコア３１
では、テストバス７０から送られてきたテストパターン
をマルチプレクサ８１を介してＣＰＵコア本体８０に入
力し、テストを実行する。このＣＰＵコア本体８０での
テスト結果は、出力ゲート８２を介してテストバス７０
へ出力され、テスト回路６０へ戻される。

【００２４】図３のテスト回路６０では、テストバス７
０からデータ入力端子６９及びゲート６７を介して送ら
れてきたテスト結果を比較器６４に入力し、該比較器６
４によってテスト結果と期待値との一致／不一致を比較
判定し、その判定結果を出力端子５２からマイクロコン
ピュータ外部へ出力する。このようなシーケンスを繰り
返すことにより、ＣＰＵコア３１に対するテストが完了
する。

【００２５】他の周辺機能マクロ３２〜３４及びＲＡＭ
マクロ３５に対するテストも、前記と同様にして行われ
る。以上のように、本実施例では、マイクロコンピュー
タ３０にテスト用の入力端子５１及び出力端子５２を外
部に設けると共に、該マイクロコンピュータ３０の内部
にテスト回路６０、テストバス７０、及び入出力制御手
段を設けたので、該入力端子５１から起動用の制御信号
を入力するのみで、ＣＰＵコア３１、周辺機能マクロ３
２〜３４、あるいはＲＡＭマクロ３５のテストを行い、
そのテスト結果を出力端子５２から外部へ出力すること
ができる。従って、テストのための制御が簡単で、しか
もテスト専用の外部端子が入力端子５１及び出力端子５
２の２つだけであり、テスト専用の外部端子数をそれほ
ど増大させることなく、簡単な制御で、ＣＰＵコア３１
や各マクロブロックの単体の機能テストを的確に行うと
ができ、マイクロコンピュータ３０の故障検出率を向上
できる。

【００２６】また、従来と同様に、第１〜第３の端子群
４１〜４３等を用いて外部からテスト信号をマイクロコ
ンピュータ３０内に入力し、ＣＰＵコア３１のＣＰＵ機
能を用いて周辺機能マクロ３２〜３４やＲＡＭマクロ３
５のテストを行うことも可能である。

【００２７】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 図１では、テスト用入力端子５１及び出力端子
５２をマイクロコンピュータ３０の外部に設けたが、Ｃ
ＰＵコア３１を起動するため等の既設の端子があれば、
それらを利用することも可能である。また、テスト用の
入力端子５１は、マイクロコンピュータ３０の外部に設
けているが、これを省略してＣＰＵコア３１からの制御
信号によってテスト回路６０を起動するようにしてもよ
い。

【００２８】（ｂ） 図１ではテスト入力のバスとテス
ト結果のバスを１つのテストバス７０で構成している
が、テスト入力用のバスとテスト結果のバスとを２つ設
けてもよい。

【００２９】（ｃ） 図３に示すテスト回路６０は、例
えばエンコーダ６２を他のマクロ選択信号発生手段で構
成する等して、他の回路構成に変更することも可能であ
る。 （ｄ） 図４に示す入出力制御手段は、各ＣＰＵコア３
１、周辺機能マクロ３２〜３４及びＲＡＭマクロ３５の
内部に設けているが、これらをそれらの外部に設けても
良く、さらにそれらのマクロブロック内にマルチプレク
サ３１や出力ゲート８２が予め設けられておれば、それ
らを利用することも可能である。さらに、この入出力制
御手段をマルチプレクサ８１及び出力ゲート８２以外の
回路で構成することも可能である。

【００３０】（ｅ） 図１に示すマイクロコンピュータ
３０内には、必要に応じて他のマクロブロック等を設け
ることも可能である。

【００３１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、マイクロコンピュータの内部に複数の入出力
制御手段、テストバス、及びテスト回路を設けたので、
そのテスト回路によって該マイクロコンピュータ内のＣ
ＰＵコアあるいは複数のマクロブロックのうちの任意の
ブロックのテストが行える。従って、テスト専用の外部
端子数をそれ程増大することなく、簡単な制御で、マイ
クロコンピュータ内の単体の機能テストを的確に行うこ
とができ、該マイクロコンピュータの故障検出率を向上
できる。

【００３２】第２の発明によれば、入出力制御手段をマ
ルチプレクサ及び出力ゲートで構成したので、マクロ選
択信号によってテスト対象となるブロックのテストの入
出力が簡単に行える。さらに、テスト回路は、マクロ選
択信号発生手段、テストパターン発生回路、及び判定手
段を有するので、該テスト回路に対して起動をかけるこ
とにより、マクロ選択信号発生手段からマクロ選択信号
が出力され、そのマクロ選択信号によってテスト対象と
なるブロックが選択され、そのブロックに対してテスト
パターン発生器からテストパターンが供給され、該テス
ト対象のテストが行われてテスト結果が判定手段で比較
判定される。従って、各ブロックのテストを簡単な制御
で、精度良く実行できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すマイクロコンピュータの
構成ブロック図である。

【図２】従来のマイクロコンピュータの構成ブロック図
である。

【図３】図１中のテスト回路の構成ブロック図である。

【図４】図１中のマイクロコンピュータ３０内に設けら
れる入出力制御手段の構成ブロック図である。

【符号の説明】

３０ マイクロコンピュータ ３１ ＣＰＵコア ３２〜３４ 周辺機能マクロ ３５ ＲＡＭマクロ ５１ 入力端子 ５２ 出力端子 ６０ テスト回路 ６１ コントロール回路 ６２ エンコーダ ６３ テストパターン発生器 ６４ 比較器 ７０ テストバス ８１ マルチプレクサ ８２ 出力ゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータ全体をプログラム
   制御する中央処理装置を有するＣＰＵコアと、前記中央
   処理装置により制御されて前記プログラムを実行する複
   数のマクロブロックとが、１チップ内に搭載されたマイ
   クロコンピュータにおいて、 マクロ選択信号に基づき、前記ＣＰＵコア及び前記複数
   のマクロブロックのそれぞれの入出力を制御する複数の
   入出力制御手段と、 前記各入出力制御手段を介して前記ＣＰＵコア及び前記
   複数のマクロブロックにそれぞれ共通接続されたテスト
   バスと、 前記テストバスに接続され、前記マクロ選択信号を出力
   して前記ＣＰＵコア及びマクロブロックのいずれか一つ
   を選択し、そのテスト対象に対しテストパターンを供給
   してテストを実行させるテスト回路とを、 前記１チップ内に設けたことを特徴とするマイクロコン
   ピュータ。
2. 【請求項２】 請求項１記載のマイクロコンピュータに
   おいて、 前記入出力制御手段は、前記マクロ選択信号によって入
   力の選択を行うマルチプレクサと出力の制御を行う出力
   ゲートとで構成し、 前記テスト回路は、前記マクロ選択信号を発生するマク
   ロ選択信号発生手段、前記テストパターンを発生するテ
   ストパターン発生器、及び前記テスト対象からのテスト
   結果と期待値とを比較判定する判定手段を有することを
   特徴とするマイクロコンピュータ。