JPH05153111A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH05153111A JPH05153111A JP3342372A JP34237291A JPH05153111A JP H05153111 A JPH05153111 A JP H05153111A JP 3342372 A JP3342372 A JP 3342372A JP 34237291 A JP34237291 A JP 34237291A JP H05153111 A JPH05153111 A JP H05153111A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- synchronized
- input signal
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 入力信号に同期用のプリアンブルを必要とせ
ず、しかも迅速に同期をとることができる同期回路を得
る。 【構成】 入力信号からエッジコンパレータ２でトリガ
信号を得、これとクロック発生器６からのクロックとで
同期用ＩＣ７から入力信号に同期したクロックを出力さ
せる。この同期されたクロックに基づいてシフトレジス
タ３Ａで入力信号をフレーム同期させる。又、同期され
たクロックとフレーム同期された信号の同期をマグニチ
ュードコンパレータ８で確認し、その確認出力によりゲ
ート回路４を制御してフレーム同期された信号を出力さ
せる。
ず、しかも迅速に同期をとることができる同期回路を得
る。 【構成】 入力信号からエッジコンパレータ２でトリガ
信号を得、これとクロック発生器６からのクロックとで
同期用ＩＣ７から入力信号に同期したクロックを出力さ
せる。この同期されたクロックに基づいてシフトレジス
タ３Ａで入力信号をフレーム同期させる。又、同期され
たクロックとフレーム同期された信号の同期をマグニチ
ュードコンパレータ８で確認し、その確認出力によりゲ
ート回路４を制御してフレーム同期された信号を出力さ
せる。
Description
【０００１】
【産業上の利用分野】本発明は１〜２ＭＨZ の通信レー
トにおいて使用される同期回路に関し、特に同期用ＩＣ
を用いた同期回路に関する。
トにおいて使用される同期回路に関し、特に同期用ＩＣ
を用いた同期回路に関する。
【０００２】
【従来の技術】高速を要する情報源の通信において、入
力信号と同期をとることは信号処理を行う上で必要不可
欠である。従来、同期をとる方式としてＰＬＬ（位相同
期回路）が用いられている。このＰＬＬ方式は、入力信
号と発振器からの信号の位相を比較し、発振器からの信
号の位相を入力信号に追随させることで同期をとるよう
に構成している。
力信号と同期をとることは信号処理を行う上で必要不可
欠である。従来、同期をとる方式としてＰＬＬ（位相同
期回路）が用いられている。このＰＬＬ方式は、入力信
号と発振器からの信号の位相を比較し、発振器からの信
号の位相を入力信号に追随させることで同期をとるよう
に構成している。
【０００３】
【発明が解決しようとする課題】このようなＰＬＬ方式
の同期回路では、単発的な通信に対して同期をとるため
に、同期フレームの前にプリアンブルと呼ばれる“１”
“０”のパターンが必要とされるため、このプリアンプ
ルを挿入するための回路が必要になり、回路構成が複雑
化するという問題がある。又、ＰＬＬ方式では、位相同
期がとられるロック状態となるまでに内部フィルタの時
定数等による所定の時間が必要とされ、高速な入力信号
に対する追随性が悪いという問題がある。本発明の目的
は、プリアンブルを必要とせず、しかも迅速に同期をと
ることができる同期回路を提供することにある。
の同期回路では、単発的な通信に対して同期をとるため
に、同期フレームの前にプリアンブルと呼ばれる“１”
“０”のパターンが必要とされるため、このプリアンプ
ルを挿入するための回路が必要になり、回路構成が複雑
化するという問題がある。又、ＰＬＬ方式では、位相同
期がとられるロック状態となるまでに内部フィルタの時
定数等による所定の時間が必要とされ、高速な入力信号
に対する追随性が悪いという問題がある。本発明の目的
は、プリアンブルを必要とせず、しかも迅速に同期をと
ることができる同期回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明の同期回路は、入
力信号からトリガ信号を得るエッジコンパレータと、入
力信号と同じレートのクロックを発生するクロック発生
器と、トリガ信号及びクロックに基づいて入力信号に同
期したクロックを出力する同期用ＩＣと、同期されたク
ロックに基づいて前記入力信号をフレーム同期させるシ
フトレジスタとを備える。又、同期されたクロックとフ
レーム同期された信号の同期を確認するマグニチュード
コンパレータと、このマグニチュードコンパレータの出
力によりフレーム同期された信号を出力させるゲート回
路とを備えることが好ましい。
力信号からトリガ信号を得るエッジコンパレータと、入
力信号と同じレートのクロックを発生するクロック発生
器と、トリガ信号及びクロックに基づいて入力信号に同
期したクロックを出力する同期用ＩＣと、同期されたク
ロックに基づいて前記入力信号をフレーム同期させるシ
フトレジスタとを備える。又、同期されたクロックとフ
レーム同期された信号の同期を確認するマグニチュード
コンパレータと、このマグニチュードコンパレータの出
力によりフレーム同期された信号を出力させるゲート回
路とを備えることが好ましい。
【０００５】
【作用】同期用ＩＣで入力信号に同期したクロックを作
成し、このクロックに基づいてシフトレジスタで入力信
号をフレーム同期させる。
成し、このクロックに基づいてシフトレジスタで入力信
号をフレーム同期させる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の同期回路の一実施例のブロック回路
図である。同図において、１は入力される信号（ビデオ
信号）から高周波成分を除去する低域ろ波器、２は高周
波成分が除かれた信号からトリガ信号を作成するエッジ
コンパレータである。このエッジコンパレータ２の出力
の一部は第１シフトレジスタ３Ａに入力され、更にバッ
ファ１０を通して第２シフトレジスタ３Ｂに入力され、
更にゲート回路４に入力される。又、エッジコンパレー
タ２の出力の他の一部はワンショット回路５に入力さ
れ、トリガ信号に対するゲート信号が作成される。この
ゲート信号は同期用ＩＣ７に入力される。又、この同期
用ＩＣ７には入力信号と同じレートのクロックを発生す
るクロック発生器６からのクロックも入力される。
る。図１は本発明の同期回路の一実施例のブロック回路
図である。同図において、１は入力される信号（ビデオ
信号）から高周波成分を除去する低域ろ波器、２は高周
波成分が除かれた信号からトリガ信号を作成するエッジ
コンパレータである。このエッジコンパレータ２の出力
の一部は第１シフトレジスタ３Ａに入力され、更にバッ
ファ１０を通して第２シフトレジスタ３Ｂに入力され、
更にゲート回路４に入力される。又、エッジコンパレー
タ２の出力の他の一部はワンショット回路５に入力さ
れ、トリガ信号に対するゲート信号が作成される。この
ゲート信号は同期用ＩＣ７に入力される。又、この同期
用ＩＣ７には入力信号と同じレートのクロックを発生す
るクロック発生器６からのクロックも入力される。
【０００７】前記同期用ＩＣ７は、入力されるゲート信
号及びクロックに基づいて、ゲート信号、換言すれば入
力信号に同期するクロックを発生し、第１シフトレジス
タ３Ａ及びマグニチュードコンパレータ８に夫々出力す
る。このマグニチュードコンパレータ８は前記第２シフ
トレジスタ３Ｂに接続され、ここでフレーム同期を確認
する。この際の精度を高めるために、マグニチュードコ
ンパレータ８には図に破線で示すように、シンクセレク
タ９を接続することができる。
号及びクロックに基づいて、ゲート信号、換言すれば入
力信号に同期するクロックを発生し、第１シフトレジス
タ３Ａ及びマグニチュードコンパレータ８に夫々出力す
る。このマグニチュードコンパレータ８は前記第２シフ
トレジスタ３Ｂに接続され、ここでフレーム同期を確認
する。この際の精度を高めるために、マグニチュードコ
ンパレータ８には図に破線で示すように、シンクセレク
タ９を接続することができる。
【０００８】次に、以上の構成の同期回路の動作を、図
２の信号波形図を併用して説明する。図２に示すＡはコ
マンド送信のタイミングを示し、ａはその１コマンドの
中身のデータ信号を示す。エッジコンパレータ２では、
このデータ信号ａに基づいてトリガ信号ｂを生成する。
このトリガ信号ｂはワンショット回路５に入力され、こ
こでゲート信号が生成されて同期用ＩＣ７に入力され
る。そして、同期用ＩＣ７では、このゲート信号により
クロック発生器６からのクロックをゲートすることで、
ＩＣ（コンピュータ）の処理に必要とされる極めて短い
時間ＴD （約10ms）後に直ちに入力信号に同期したクロ
ックｃを出力する。
２の信号波形図を併用して説明する。図２に示すＡはコ
マンド送信のタイミングを示し、ａはその１コマンドの
中身のデータ信号を示す。エッジコンパレータ２では、
このデータ信号ａに基づいてトリガ信号ｂを生成する。
このトリガ信号ｂはワンショット回路５に入力され、こ
こでゲート信号が生成されて同期用ＩＣ７に入力され
る。そして、同期用ＩＣ７では、このゲート信号により
クロック発生器６からのクロックをゲートすることで、
ＩＣ（コンピュータ）の処理に必要とされる極めて短い
時間ＴD （約10ms）後に直ちに入力信号に同期したクロ
ックｃを出力する。
【０００９】このクロックｃを第１シフトレジスタ３Ａ
に入力することにより、エッジコンパレータ２を通して
第１シフトレジスタ３Ａに入力されるデータ信号ａはフ
レーム同期されたデータ信号ｄとして出力される。尚、
ｅは同期フレームがロックしたことを示す信号であり、
これをゲート回路４に入力することにより、フレームロ
ックされた信号を出力することができる。
に入力することにより、エッジコンパレータ２を通して
第１シフトレジスタ３Ａに入力されるデータ信号ａはフ
レーム同期されたデータ信号ｄとして出力される。尚、
ｅは同期フレームがロックしたことを示す信号であり、
これをゲート回路４に入力することにより、フレームロ
ックされた信号を出力することができる。
【００１０】
【発明の効果】以上説明したように本発明は、同期用Ｉ
Ｃにおいて入力信号から得られるトリガ信号と、クロッ
ク発生器からのクロックとで入力信号に同期したクロッ
クを作成し、このクロックに基づいてシフトレジスタで
入力信号をフレーム同期させるので、プリアンブルを用
いることなく、しかも迅速に同期をとることができる。
又、マグニチュードコンパレータとゲート回路を設ける
ことで、確実にフレームロックされた信号を出力するこ
とができる。
Ｃにおいて入力信号から得られるトリガ信号と、クロッ
ク発生器からのクロックとで入力信号に同期したクロッ
クを作成し、このクロックに基づいてシフトレジスタで
入力信号をフレーム同期させるので、プリアンブルを用
いることなく、しかも迅速に同期をとることができる。
又、マグニチュードコンパレータとゲート回路を設ける
ことで、確実にフレームロックされた信号を出力するこ
とができる。
【図１】本発明の同期回路の一実施例のブロック回路図
である。
である。
【図２】図１の同期回路の各部の信号波形図である。
２ エッジコンパレータ ３Ａ，３Ｂ シフトレジスタ ４ ゲート回路 ５ ワンショット回路 ６ クロック発生器 ７ 同期用ＩＣ ８ マグニチュードコンパレータ
Claims (2)
- 【請求項１】 入力信号からトリガ信号を得るエッジコ
ンパレータと、入力信号と同じレートのクロックを発生
するクロック発生器と、前記トリガ信号及びクロックに
基づいて入力信号に同期したクロックを出力する同期用
ＩＣと、前記同期されたクロックに基づいて前記入力信
号をフレーム同期させるシフトレジスタとを備えること
を特徴とする同期回路。 - 【請求項２】 同期されたクロックとフレーム同期され
た信号の同期を確認するマグニチュードコンパレータ
と、このマグニチュードコンパレータの出力によりフレ
ーム同期された信号を出力させるゲート回路とを備える
請求項１の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342372A JPH05153111A (ja) | 1991-11-30 | 1991-11-30 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342372A JPH05153111A (ja) | 1991-11-30 | 1991-11-30 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05153111A true JPH05153111A (ja) | 1993-06-18 |
Family
ID=18353223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342372A Pending JPH05153111A (ja) | 1991-11-30 | 1991-11-30 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05153111A (ja) |
-
1991
- 1991-11-30 JP JP3342372A patent/JPH05153111A/ja active Pending
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