JPH05313785A - 集積回路装置 - Google Patents

集積回路装置

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JPH05313785A
JPH05313785A JP4144898A JP14489892A JPH05313785A JP H05313785 A JPH05313785 A JP H05313785A JP 4144898 A JP4144898 A JP 4144898A JP 14489892 A JP14489892 A JP 14489892A JP H05313785 A JPH05313785 A JP H05313785A
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】高速の内部処理が必要とされるシステムに有用
な内部クロック発生手段を持つ集積回路装置を提供する
ことを目的とする。 【構成】ＬＳＩチップ１は、入力インターフェイス２、
ＦＩＦＯバッファ３、信号処理論理回路４、ＦＩＦＯバ
ッファ５、出力インターフェイス６、および内部クロッ
クを発生するＰＬＬ回路７により構成される。入出力イ
ンターフェイス２，６は、外部同期信号に同期して外部
クロックにより外部とのデータのやり取りを行う。ＰＬ
Ｌ回路７は、外部同期信号に同期して外部クロックから
これより高速の内部クロックを発生するもので、得られ
た内部クロックによって信号処理論理回路４は高速の信
号処理を行うようになっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高速の内部信号処理
が要求される集積回路装置に関する。
【０００２】
【従来の技術】音声処理システム等では、複数の大規模
集積回路装置（ＬＳＩ）がクロックを共有して信号処理
を行う。現在のＬＳＩプロセスによるＬＳＩの処理速度
は、最高で２０ＭＨｚ〜５０ＭＨｚであるが、近い将来
これが数百ＭＨｚになることが十分予想される。従って
たとえば、音声処理システムでは、サンプリング周波数
４４．１ｋＨｚに対して、内部処理にはこれよりはるか
に高速の内部クロックが要求される。
【０００３】
【発明が解決しようとする課題】通常ＬＳＩの外部クロ
ックとして用いられる水晶発振器は、１００ＭＨｚ程度
のものが実用化されているが、この様な高速のクロック
を複数のＬＳＩが共有する場合、次のような問題が生じ
る。第１に、ＬＳＩ搭載基板上でこの様な高速クロック
を引き回すことが困難である。第２に、高速クロックを
各ＬＳＩのクロック端子まで引き回せたとしても、これ
をＬＳＩ内部に取り込むことが困難である。第３に、シ
ステムを構成する各ＬＳＩでの外部クロックと内部クロ
ックの位相関係を一定に保つことが困難である。この発
明は、上記した点に鑑みなされたもので、高速の内部信
号処理が必要とされるシステムに有用な内部クロック発
生手段を持つ集積回路装置を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】この発明に係る集積回路
装置は、外部同期信号に同期して外部クロックからこれ
より高速の内部クロックを発生する回路として、ＰＬＬ
回路を内蔵したことを特徴とする。
【０００５】
【作用】この発明によれば、高速の外部クロック源を複
数のＬＳＩで共有する従来方式と異なって、ＬＳＩ搭載
基板上で高速クロックを伝送する必要がなくなる。また
内蔵ＰＬＬの発振周波数を任意に選ぶことができ、各Ｌ
ＳＩの処理内容に応じて好ましい発振周波数を使用する
ことができる。入出力データの位相は、入出力のサンプ
リング周波数の位相だけが問題であり、内部処理クロッ
クとの位相関係は、ＦＩＦＯによって外部とは無関係に
することができる。
【０００６】
【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。図１は、この発明の一実施例に係るＬＳＩ
のブロック構成である。図において、１は音声信号のデ
ィジタル処理用ＬＳＩチップであり、入力インターフェ
イス２、ＦＩＦＯバッファ３、信号処理論理回路４、Ｆ
ＩＦＯバッファ５、出力インターフェイス６、および内
部クロックを発生するＰＬＬ回路７を有する。入力イン
ターフェイス２および出力インターフェイス６は、外部
同期信号に同期してかつ外部クロックにより駆動され
て、外部とのデータのやり取りを行うものである。入力
インターフェイス２はたとえば、入力されたシリアルデ
ータをパラレルデータに変換するシリアル／パラレル変
換器であり、出力インターフェイス６は、処理されたパ
ラレルデータをシリアルデータに変換して外部に出力す
るためのパラレル／シリアル変換器である。ここで外部
クロックは、複数のＬＳＩで共有される水晶発振器から
の基準クロック（たとえば４４．１×ｎ［ｋＨｚ］）で
あり、外部同期信号は他のＬＳＩから供給されるサンプ
リングクロック（例えば４４．１［ｋＨｚ］）である。
【０００７】ＰＬＬ回路７は、内部クロックを発生する
可変の局部発振器としてのクロック発振回路８、その出
力を分周する分周回路９、外部クロックを外部同期信号
に同期して分周する分周回路１１、およびこれら分周回
路９，１１の出力の位相比較を行って、位相ロックを行
うべくクロック発振回路８に電圧制御信号を供給する位
相比較器１０により構成される。ＰＬＬ回路７のクロッ
ク発振回路８は例えば、図２に示すようなリングオシレ
ータにより構成される。これは、ｐチャネルＭＯＳトラ
ンジスタＱi1（ｉ＝１，２，…，ｍ）とｎチャネルＭＯ
ＳトランジスタＱi2によるＣＭＯＳインバータチェーン
を用いたリングオシレータであり、各インバータには、
位相比較器１０からの電圧制御信号によってインバータ
の電流を制御するｎチャネルＭＯＳトランジスタＱi3が
Ｖss側に直列に挿入されている。このＭＯＳトランジス
タＱi3により、クロック発振回路８は発振周波数が可変
制御できるようになっており、外部同期信号に同期して
かつ外部クロックがｎ逓倍（ｎは任意の整数）された高
速内部クロックが得られることになる。
【０００８】なお、ＦＩＦＯバッファ３および５は、入
力インターフェイス２および出力インターフェイス６が
外部クロックにより動作し、信号処理回路４がこれより
高速の内部クロックにより動作することにより生じるジ
ッタを吸収するために設けられている。
【０００９】この実施例によれば、ＬＳＩ搭載基板上で
はそれほど高速でない水晶発振器等による外部クロック
を共有して、ＬＳＩ内部では高速の内部クロックによる
高速の信号処理が可能になる。ＰＬＬ回路７により得ら
れる内部クロックは外部同期信号に同期しており、また
入出力インターフェイス２，６は、外部同期信号によっ
て外部回路との同期を取りながらデータの入出力を行う
から、各ＬＳＩ間での同期関係は一定に保たれる。
【００１０】
【発明の効果】以上説明したようにこの発明によれば、
高速内部クロックを発生するＰＬＬ回路を内蔵して、集
積回路搭載基板上での高速クロックの引回しを不要と
し、各集積回路間の同期関係を一定に保って高速内部信
号処理を可能とした集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＬＳＩのブロック構
成を示す図。
【図２】同実施例のＰＬＬ回路構成を示す図。
【符号の説明】
１…ＬＳＩチップ、２…入力インターフェイス、３…Ｆ
ＩＦＯバッファ、４…信号処理論理回路、５…ＦＩＦＯ
バッファ、６…出力インターフェイス、７…ＰＬＬ回
路、８…クロック発振回路、９…分周回路、１０…位相
比較器、１１…分周回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】外部同期信号に同期して外部クロックから
    これより高速の内部クロックを発生するＰＬＬ回路を有
    することを特徴とする集積回路装置。
  2. 【請求項２】外部同期信号に同期して外部クロックによ
    りデータの取り込みを行う入力インターフェイスと、 この入力インターフェイスにより取り込まれたデータを
    前記外部クロックより高速の内部クロックにより処理す
    る信号処理回路と、 この信号処理回路により処理されたデータを前記外部同
    期信号に同期して前記外部クロックにより出力する出力
    インターフェイスと、 クロック発振回路を内蔵して前記外部同期信号に同期し
    て前記信号処理回路を駆動する前記内部クロックを発生
    するＰＬＬ回路と、を有することを特徴とする集積回路
    装置。
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