JPH05153676A

JPH05153676A - 時分割通話路方式

Info

Publication number: JPH05153676A
Application number: JP33582991A
Authority: JP
Inventors: Masataka Takano; 真隆高野; Yasushi Fukuda; 靖福田; Yozo Oguri; 洋三小栗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-11-27
Filing date: 1991-11-27
Publication date: 1993-06-18
Anticipated expiration: 2015-05-29
Also published as: JP3046118B2

Abstract

(57)【要約】【目的】複数の共通制御部がそれぞれ独自の系として
動作することができ、対向側装置の系選択の時間的ロス
を最小にすることのできる信頼性の高い、低コストの時
分割通話路方式を提供する。【構成】装置全体は、それぞれが２重化されたフォワ
ード側の共通制御装置２１（ＳＰＭＥ）と、通話路スイ
ッチ２２（ＴＤＮＷ）と、バックワード側の共通制御装
置２３（ＳＰＭＥ）と、加入者回路、トランク等の外部
とのインタフェースを行う１重化装置２４とにより構成
されている。ＳＰＭＥ２１は、装置２４を制御するため
の共通制御装置２５、２６と、信号処理を行う共通制御
装置２７、２８と、フォワード側系選択機能、通話路ス
イッチとのインタフェース機能、多重化機能を持つ共通
制御装置２９、３０とにより構成される。また、ＳＰＭ
Ｅ２３は、多重分離機能を持つ外、ＳＰＭＥ２１とほぼ
同様に構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル交換機の時
分割通話路構成方式に係り、特に、２重化された系構成
を備え、時間スイッチと空間スイッチとを制御する形式
の時分割通話路方式に関する。

【０００２】

【従来の技術】この種の時分割通話路方式に関する従来
技術として、例えば、電気通信施設（１９８２．５月
号）「Ｄ７０形ディジタル交換機の概要」等に記載され
た技術が知られている。

【０００３】この従来技術は、２重化された時分割通話
路装置と２重化された集線装置とを備えて構成されてい
る。そして、それぞれの装置相互間は、インタフェース
部内の１重化の回路により接続されている。すなわち、
時分割通話路装置側は、１重化の時分割コネクタ、集線
装置側は、１重化のハイウェイインタフェース回路によ
り接続されている。

【０００４】

【発明が解決しようとする課題】前記従来技術は、２重
化された装置相互間の接続が、１重化の回路により行わ
れており、信頼性に欠けるものであり、また、外部シス
テムとのインタフェースに位置する１重化の回路を除い
て、前記装置相互間の接続を２重化した場合にも、単純
な二面構成では、信頼度の飛躍的な向上を図ることがで
きないという問題点を有している。

【０００５】さらに、前記従来技術は、２重化された通
話路スイッチに接続される複数の２重化された共通制御
部をそれぞれ独自の系として動作させる場合、系交絡部
の障害も検出して系の切替を行う必要があり、また、障
害発生時の系の切替時に対向側の装置においても系選択
を切替る必要があるが、ソフト制御により切替えるよう
にすると時間的なロスが発生するという問題点を有して
いる。

【０００６】本発明の目的は、前記従来技術の問題点を
解決し、複数の共通制御部がそれぞれ独自の系として動
作することができ、また、対向側装置の系選択の時間的
ロスを最小にすることのできる時分割通話路方式を提供
することにある。

【０００７】一般に、時分割通話路を構成する要素とし
ては、時間スイッチ、空間スイッチ、位相差を吸収して
高速動作を可能とさせるためのエラスティックストア機
能、１重化装置に収容され低速ハイウエイと通話路スイ
ッチに収容される高速ハイウエイとを接続するための多
重・分離機能、通話路スイッチと１重化装置を制御する
共通制御装置との間の系交絡部のハイウエイの正常性を
確認するための装置間フレーム同期機能、パターンジェ
ネレート・チェック機能等がある。前述した従来技術
は、これらの要素の集積回路化を図ろうとすると、何品
種ものＬＳＩを開発する必要がありコスト的に不利であ
るという問題点を有している。

【０００８】本発明の目的は、時間スイッチと空間スイ
ッチ以外の前記機能とを、モード切替により１つのＬＳ
Ｉで行わせることのできる時分割通話路方式を提供する
ことにある。

【０００９】また、複数の時間スイッチと複数の空間ス
イッチとから成る時分割通話路装置において、１チャネ
ルの情報を８ビットのパラレルデータとして、時分割通
話路装置を、時間スイッチ（Ｔ）−空間スイッチ（Ｓ）
−時間スイッチ（Ｔ）という形式により構成しようとす
ると、マルチ接続が増加し、ジャンクタハイウエイの本
数が膨大になるという問題点を生じる。

【００１０】例えば、４０９６多重の時間スイッチＬＳ
Ｉを３２個と、１６×１６の空間スイッチとを使用して
Ｔ−Ｓ−Ｔの通話路を構成し、ジャンクタハイウエイの
スピードを３２．７６８Ｍｂｐｓとすると、１６個の時
間スイッチからそれぞれ８本のジャンクタハイウエイが
１６マルチされ、時間スイッチを構成するカードと空間
スイッチを構成するカードとの間に膨大な高速のパター
ンが引き回されることになる。このような膨大な高速パ
ターンの引き回しは、動作の信頼性を低下させ、パター
ン数の増大によるユニットのコスト増を招くという問題
点を生じさせる。

【００１１】本発明の目的は、誤動作の原因になるマル
チ接続とパターンの引き回しとを最小にして、信頼性の
向上を図ることのできる低コストの時分割通話路方式を
提供することにある。

【００１２】時間スイッチは、通話路メモリとその通話
路メモリを制御する制御メモリとからなり、空間スイッ
チは、複数のセレクタとそのセレクタを制御する制御メ
モリとからなる。一般に、時間スイッチは、１つの集積
回路により構成することができ、他の分野にも広い適用
範囲があるが、空間スイッチは、１つの集積回路により
構成できるとしても、他に適用可能な分野がない。ま
た、大容量のメモリを内蔵した集積回路は、非常に高度
な技術を必要とし、時間スイッチと空間スイッチの２品
種を集積回路として開発してもコスト的に利点がない。

【００１３】本発明の目的は、前述にかんがみ安価に構
成することができる空間スイッチを提供することにあ
る。

【００１４】また、時間スイッチ−空間スイッチ−時間
スイッチを接続するジャンクタハイウエイが、情報をシ
リアルパターンで転送するものとすると、８ビットが１
チャネルであるため、空間スイッチのスイッチング速度
は、ジャンクタハイウエイの８分の１になる。例えば、
ジャンクタハイウエイ速度が３２．７６８Ｍｂｐｓだと
すると、空間スイッチのスイッチング速度は８分の１の
４．０９６Ｍｂｐｓになる。

【００１５】このため、空間スイッチに３２．７６８Ｍ
ｂｐｓで読み出す制御メモリを使用すると、メモリの能
力のほとんどが無駄になってしまうという問題点を生じ
てしまう。また、ハイウエイマトリクスを制御するため
に使用する制御データは、数ビットでよく残りのデータ
が無駄になってしまう。例えば、４０９６多重の時間ス
イッチの制御メモリ（データ幅１２ビット）が１６×１
６のハイウエイマトリクススイッチを制御する場合、１
アドレス当たり４ビットのデータが必要であるので、残
り８ビットが無駄になってしまう。

【００１６】本発明の目的は、前述したような無駄が生
じることのない空間スイッチの制御メモリの制御方式を
提供することにある。

【００１７】通話路メモリとその通話路メモリを制御す
る制御メモリとを１つの集積回路内に形成して時間スイ
ッチを構成し、制御メモリの読み出しデータをハイウエ
イマトリクスの制御に使用しようとすると場合、新たに
出力ピンが必要になりＬＳＩ（集積回路）のピン数が増
加するという問題点を生じさせる。

【００１８】本発明の目的は、時間スイッチを構成する
ＬＳＩのピン数を増加させることなく、空間スイッチの
制御メモリの機能を持たせたＬＳＩを提供することにあ
る。

【００１９】

【課題を解決するための手段】本発明によれば前記目的
は、複数ある共通制御装置と通話路スイッチとを、それ
ぞれ独自の系で動作させるために、系交絡部を複数ある
共通制御装置内に設け、さらに、該通話路スイッチを切
替えたときの共通制御装置側の系選択をハードウエアで
迅速に行うために、通話路スイッチから系選択信号を各
共通制御装置に送出することにより、共通制御装置に、
その系選択信号により通話路スイッチのどちらがアクト
系であるか判定させて、系選択を行わせるようにするこ
とにより達成される。

【００２０】また、前記目的は、共通制御装置と通話路
スイッチとの間のインタフェースの正常性の確認のため
に、特定のタイムスロットに任意のパターンを挿入し
て、相手装置側でハイウエイについてのチェックを行う
ようにし、また、フレーム信号とクロックについてのチ
ェックを、クロックをカウントアップして作成した期待
フレーム信号と受信したフレームパルスとを比較して、
正しくない場合に障害とするようにして行うようにする
ことにより達成される。

【００２１】また、前記目的は、エラスティック機能、
多重・多重分離機能、及び、これらの装置相互間のイン
タフェースの正常性を監視するための機能、例えば、フ
レーム同期機能、パターンジェネレート・チェック機能
を１種類の集積回路により構成し、モード切り替えを行
なうことにより、エラスティック機能が主機能である通
話路スイッチ内の共通制御部のインタフェース部と、多
重・多重分離機能が主機能である共通制御部内の通話路
スイッチ・インタフェース部とに適用できるようにする
ことにより達成される。

【００２２】また、前記目的は、時間スイッチと空間ス
イッチとの間のジャンクタハイウエイのマルチ接続を少
なくするために、特に、時間スイッチのカードと空間ス
イッチのカードとの間のマルチ接続をなくすために、ジ
ャンクタハイウエイの情報をパラレルでなく、シリアル
にして接続するようにすることにより達成される。

【００２３】さらに、前記目的は、大容量のメモリを内
蔵した時間スイッチと空間スイッチとの２品種の集積回
路の開発を不要とするために、時間スイッチの制御メモ
リを空間スイッチの制御メモリとして使用可能に構成す
ることにより達成される。

【００２４】また、前記目的は、時間スイッチを構成す
るＬＳＩに制御メモリ読み出し専用外部ピンを設けるこ
となく、通話路メモリ用の外部ピンを兼用し、モード切
り替えにより、時間スイッチ機能と、制御メモリの外部
読み出し機能とを設定できるようにすることにより達成
される。

【００２５】また、前記目的は、データがシリアルに転
送されているハイウエイマトリクスのスイッチングを制
御する制御メモリを効率的に使用するために、アドレス
方向において、８つのハイウエイ・セレクタを制御する
ようにし、データ方向においても、同時に複数のハイウ
エイ・セレクタを制御できるようにすることにより達成
される。

【００２６】

【作用】共通制御装置内に系交絡部を備えているため、
共通制御装置のアクト系は、自分自身がアクト系である
と判定できる。また、共通制御装置は、自装置内の系交
絡部を通じてアクト系の情報を、０系及び１系の通話路
スイッチに送出することができるので、通話路スイッチ
側は、共通制御装置のどちらがアクト系であるかを意識
する必要がない。

【００２７】通話路スイッチから複数ある共通制御装置
へ系選択情報が送出されるが、共通制御装置は、受信し
た系選択信号の３分の２多数決を採ることにより、系切
り替えを行っているので、ノイズ等によりビット誤りが
生じている場合にも誤動作することがない。また、クロ
ックをカウントアップして作成した期待フレーム信号と
受信したフレーム信号との比較は、３回連続して一致し
なかった場合に、フレーム同期外れとして障害通知する
ため、ノイズ等による誤動作を生じることもない。

【００２８】データ方向において複数のハイウエイセレ
クタを制御する場合で、制御メモリにパリティビットが
ある場合（ほとんどの場合がそうである）、データ長の
一部のデータを書き換えるとパリティエラーとなってし
まうが、本発明は、このため、制御メモリに書き込みを
行う場合、常に全データを読み出し、書き替え対象以外
のデータと書き替え対象のデータとによりパリティを付
け直して書き込むようにしているので、誤動作を生じさ
せることがない。

【００２９】

【実施例】以下、本発明による時分割通話路方式の一実
施例を図面により詳細に説明する。

【００３０】図１は時分割通話路装置と共通制御装置と
の接続構成を示す図、図２は本発明の一実施例の時分割
通話路方式の全体の構成を示すブロック図、図３は本発
明の一実施例による時分割通話路装置の構成を示す図、
図４は図３におけるジャンクタハイウエイ上のタイムス
ロットの配列を示す図、図５は空間スイッチの機能モデ
ルを説明する図、図６は空間スイッチ制御メモリのアド
レス／データ配列を説明する図である。図１、図２にお
いて、１、２は０系及び１系の多重化部及び信号処理部
の共通制御装置、３、４は０系及び１系の通話路スイッ
チフォワード側インタフェース部、５、６は０系及び１
系の通話路スイッチ、７、８は０系及び１系の１重化部
インタフェース共通制御装置、９、１０は０系及び１系
の多重化部及び信号処理部の共通制御装置、１１はフォ
ワード側系選択セレクタ、１２は通話路スイッチフォワ
ード側インタフェース、１３は共通制御装置フォワード
側インタフェース、１４はＴスイッチ−Ｓスイッチ−Ｔ
スイッチ部、１５は共通制御装置バックワード側インタ
フェース、１６通話路スイッチバックワード側インタフ
ェース、１７はバックワード側系選択セレクタ、２１は
フォワード側共通制御装置、２２は通話路スイッチ、２
３はバックワード側共通制御装置、２４は加入者回路、
トランク等の１重化装置、２５、２６は０系及び１系の
１重化部インタフェース共通制御装置、２７、２８は０
系及び１系の多重化部及び信号処理部の共通制御装置、
２９、３０は０系及び１系の通話路スイッチフォワード
側インタフェース部、３０は１系通話路スイッチフォワ
ード側インタフェース部、３１、３２は０系及び１系の
通話路スイッチ、３３、３４は０系及び１系の通話路ス
イッチバックワード側インタフェース部、３５、３６は
０系及び１系の多重化部及び信号処理部の共通制御装
置、３７、３８は０系及び１系の１重化部インタフェー
ス共通制御装置である。

【００３１】本発明による時分割通話路装置の全体は、
図２に示すように、フォワード側の２重化された共通制
御装置２１（ＳＰＭＥ）と、２重化された通話路スイッ
チ２２（ＴＤＮＷ）と、バックワード側の共通制御装置
２３（ＳＰＭＥ）と、加入者回路、トランク等の外部と
のインタフェースを行う１重化装置２４とにより構成さ
れている。

【００３２】ＳＰＭＥ２１は、１重化装置２４を制御す
るための共通制御装置（ＨＷＩ）２５、２６と、多重化
及び一重化部２４の信号処理を行う共通制御装置（ＨＷ
ＭＰＸ）２７、２８と、フォワード側系選択機能、通話
路スイッチとのインタフェース機能、多重化機能を持つ
共通制御装置（ＮＷＩＮＦ）２９、３０とにより構成さ
れる。また、ＳＰＭＥ２３は、１重化装置２４を制御す
るための共通制御装置（ＨＷＩ）３７、３８と、多重分
離化、系選択機能及び１重化部の信号処理を行う共通制
御装置（ＨＷＭＰＸ）３５、３６と、バックワード側の
ＴＤＮＷとのインタフェース機能を持つ共通説明装置
（ＮＷＩＮＦ）３３、３４とにより構成される。

【００３３】そして、前述のＨＷＩ２５、２６、３７、
３８は、加入者回路ユニット及びトランクユニットに実
装される。また、ＮＷＩＮＦ２９、３０、３３、３４は
ＴＤＮＷ２２に複数接続され、ＨＷＩ２５、２６、３
７、３８は、ＨＷＭＰＸ２７、２８及び３５、３６に複
数接続され、さらに、マルチに接続される。

【００３４】また、ＴＤＮＷ２２は、２組の通話路スイ
ッチ３１、３２を備えて構成されている。

【００３５】そして、ＨＷＭＰＸ２７、２８とＮＷＩＮ
Ｆ２９、３０との間、及び、ＮＷＩＮＦ３３、３４とＨ
ＷＭＰＸ３５、３６との間のそれぞれに交絡部が設けら
れている。

【００３６】次に、図１を参照して本発明の一実施例に
よる時分割通話路装置を説明する。

【００３７】図示本発明の実施例は、フォワード側ＨＷ
ＭＰＸ１、２と、フォワード側ＮＷＩＮＦ３、４と、Ｔ
ＤＮＷ５、６と、バックワード側の対ＴＤＮＷインタフ
ェース部（ＮＷＩＮＦ１６）によるＮＷＩＮＦ７、８
と、バックワード側のＨＷＭＰＸ内の系切替セレクタ１
７を有し、ＴＤＮＷから受信するＮＷＳＥＬ情報によ
り、受信すべきＴＤＮＷの系選択を行う多重化部及び信
号処理部の共通制御部９、１０とにより、０系及び１系
の通話路を持って構成されている。

【００３８】なお、前記フォワード側ＨＷＭＰＸ１、
２、フォワード側ＮＷＩＮＦ３、４、ＴＤＮＷ５、６、
ＮＷＩＮＦ７、８及び多重化部及び信号処理部の共通制
御部９、１０は、それぞれ、図２における、フォワード
側ＨＷＭＰＸ２７、２８、フォワード側ＮＷＩＮＦ２
９、３０、ＴＤＮＷ３１、３２、ＮＷＩＮＦ３３、３６
及びＨＷＭＰＸ３５、３６に対応している。

【００３９】フォワード側ＮＷＩＮＦ３、４は、その内
部のフォワード側系選択セレクタ１１が、ソフトウェア
によりアクトスタンバイの系の選択を行っており、常に
アクト系のＨＷＭＰＸからの情報を受信する。また、Ｔ
ＤＮＷとのインタフェース部１２は、そのインタフェー
ス信号として、フレーム同期信号、クロック、ハイウェ
イ情報の処理を行う。

【００４０】ハイウェイの先項のタイムスロットには、
図１内に示すように、Ｆ、ＡＬＭ、Ｆ’が重畳されてい
る。通常、Ｆは“１”、Ｆ’は“０”とされており、Ａ
ＬＭは、バックワード側ハイウェイ（ＴＤＮＷ→ＮＷＩ
ＮＦ）でハイウェイのエラーが検出（フレーム同期はず
れ、クロック断、Ｆ、Ｆ’のパターンＮＧ）された場合
に対装置警報として、ＴＤＮＷへ送出されるものであ
る。

【００４１】ＴＤＮＷ５、６を構成するインタフェース
部１３は、ＴＤＮＷ内におけるＳＰＭＥのＮＷＩＮＦと
のインタフェース部であり、フレーム同期、クロック
断、ハイウェイパターン（Ｆ、Ｆ’）のチェックの機能
を有する。通話路部１４は、時間スイッチ−空間スイッ
チ−時間スイッチにより構成される。また、インタフェ
ース部１５は、バックワード側のＮＷＩＮＦとのインタ
フェース部であり、フレーム信号、クロック、ハイウェ
イ情報をＮＷＩＮＦに送出する。

【００４２】ハイウェイの先頭のタイムスロットには、
図１内に示すように、Ｆ、Ｆ’、ＡＬＭ（これらについ
てはフォワード側に同じ）、ＮＷＳＥＬが重畳される。
ＮＷＳＥＬは、ＴＤＮＷのどちらがアクト系であるかを
示す情報であり、この情報が“０”のとき、０系のＴＤ
ＮＷがアクト系、“１”のとき、１系のＴＤＮＷがアク
ト系である。

【００４３】バックワード側のＮＷＩＮＦ７、８を構成
するバックワード側の対ＴＤＮＷインタフェース部（Ｎ
ＷＩＮＦ）１６は、フレーム同期、クロック断、ハイウ
ェイパターン（Ｆ、Ｆ’）のチェックを行う。また、対
ＴＤＮＷインタフェース部（ＮＷＩＮＦ）１６は、場合
によって、多重分離機能の一部を受け持つ。

【００４４】多重化部及び信号処理部の共通制御部９、
１０を構成するバックワード側のＨＷＭＰＸ内の系切替
セレクタ１７は、ＴＤＮＷから受信するＮＷＳＥＬ情報
により、受信すべきＴＤＮＷの系選択を行う。また、受
信したＮＷＳＥＬ信号は、３分の２の多数決がとられて
いるため、ビット誤り、ノイズ等の影響から保護されて
いる。

【００４５】図１に示す例は、フォワード側のＳＰＭＥ
の０系がアクトで、ＴＤＮＷの１系がアクトの状態であ
るが、このとき、フォワード側ＳＰＭＥに障害が発生し
た場合、ソフトウェアにより、フォワード側ＳＰＭＥ
は、１系がアクトにになるように切替られる。この場
合、ＳＰＭＥのＨＷＭＰＸ内にある系選択セレクタ１１
が１系を選択するように切替えられる。

【００４６】図１に示す本発明の一実施例による通話路
装置は、前述のようにして、ＨＷＭＰＸとＮＷＩＮＦと
の間の系交絡により、０系、１系どちらの系のＴＤＮＷ
に対しても、アクト系のＳＰＭＥの情報を転送すること
ができる。そして、ＴＤＮＷ側に影響を与えることな
く、ＳＰＭＥのみを系切替えすることが可能である。

【００４７】図１において、ＴＤＮＷに障害が発生し、
ＴＤＮＷを１系のアクト状態から０系がアクト状態なる
ように系を切替える場合、バックワード側ＳＰＭＥに送
出するＮＷＳＥＬ信号をハードウェアにより“１”から
“０”にすることにより、ソフトウェアによって、ＴＤ
ＮＷの系が切替えられる。

【００４８】ＳＰＭＥは、前記ＮＷＳＥＬ信号を３分の
２多数決を採って、バックワード側系選択セレクタ１７
を切替、０系のＴＤＮＷからの情報を受信する。このよ
うに、ＴＤＮＷの系の切替えが行われると同時に、ハー
ドウェアによりＳＰＭＥの系切替えがおこなわれるの
で、系の切替時に発生する悪影響が少ない。

【００４９】また、ＮＷＩＮＦのＴＤＮＷインタフェー
ス部１２、１６と、ＴＤＮＷのＮＷＩＮＦインタフェー
ス部１３、１５との間で、送信側から受信側に転送され
る情報の正常性を確認するため、フレーム同期、クロッ
ク断、先頭タイムスロットのＦ、Ｆ’パターンのチェッ
クが行われるが、障害検出モードにより次のように系の
切替えが行われる。

【００５０】すなわち、ＳＰＭＥの受信側片系で障害が
検出された場合、ＳＰＭＥが複数あること、また、他装
置に対する影響が少ないことから、まず、ＳＰＭＥの系
の切替えを行う。ＳＰＭＥの受信側の両系で障害が検出
された場合、ＴＤＮＷの切替えを行う。同様に、ＴＤＮ
Ｗの片系障害の場合、ＴＤＮＷを切替え、特定のＳＰＭ
Ｅに限定したＴＤＮＷ両系障害時にはＳＰＭＥの切替え
を行う。

【００５１】図１に示す本発明の一実施例は、前述のよ
うに、ＳＰＭＥが複数ある場合にも、個別に自由に系の
切替えを行うことができ、装置の信頼性の向上に非常に
効果がある。

【００５２】また、図１に示す実施例は、フォワード側
のＮＷＩＮＦ１２内に多重化機能、バックワード側のＮ
ＷＩＮＦ１６内に多重分離機能、ＴＤＮＷ内のＳＰＭＥ
インタフェース部１３、１５内に位相差吸収のためのエ
ラスティック機能が備えられるが、これらは、１種類の
同一の集積回路を使用して構成され、モード設定によ
り、それぞれの機能が具現される。

【００５３】すなわち、この集積回路は、エラスティッ
ク機能として使用する場合、入力８ハイウェイ、出力８
ハイウェイのエラスティックストアとして使用され、多
重化機能として使用する場合、入力８ハイウェイ、出力
４ハイウェイ、例えば、入力側の１６．３８４Ｍｂｐｓ
のハイウェイ８本を、出力側の３２．７６８Ｍｂｐｓの
ハイウェイ４本に多重化する多重化回路として使用さ
れ、多重分離化機能として使用する場合、入力４ハイウ
ェイ、出力８ハイウェイ、例えば、３２．７６８Ｍｂｐ
ｓのハイウェイ４本から１６．３８４Ｍｂｐｓの８本ハ
イウェイに多重分離する多重分離回路として使用可能で
ある。

【００５４】また、前述した機能は、ＮＷＩＮＦ１２、
１６及びＴＤＮＷ１３、１５内に設けられるので、これ
らの機能を行うための集積回路内に、フレーム同期機能
の送受の回路及び特定ビットのパターンの挿入、抽出機
能を埋め込み、これらをモードの設定により使い分ける
ようにすることができる。

【００５５】例えば、ＮＷＩＮＦ内のＴＤＮＷとのフォ
ワード側のインタフェース部１２では、前記集積回路
を、多重化機能とフレーム同期、ビットパターン挿入モ
ードで動作させ、ＴＤＮＷ内のＮＷＩＮＦとのフォワー
ド側インタフェース部１３では、前記集積回路を、エラ
スティック機能、フレーム同期チェック、ビットパター
ンチェックモードで動作させるようにすることができ
る。また、ＴＤＮＷ内のＮＷＩＮＦとのバックワード側
インタフェース部１５では、前記集積回路を、フレーム
同期、ビットパターン挿入、ＮＷＳＥＬ挿入機能として
動作させ、ＮＷＩＮＦ内のＴＤＮＷとのバックワード側
インタフェース部１６では、前記集積回路を、多重分離
機能、フレーム同期チェック、ビットパターンチェッ
ク、ＮＷＳＥＬ抽出機能として動作させるようにするこ
とができる。

【００５６】前述したように、本発明の一実施例は、１
種類の集積回路をモード指定により使い分けることによ
り、前述した全ての機能を網羅することができ、装置全
体のコストの低減を図ることができる。

【００５７】次に、図３及び図４を参照して、ネットワ
ーク構成の例と、ジャンクターハイウェイ上のタイムス
ロットの配列について説明する。この例は、１６個の１
次時間スイッチ（ＰＴＳＷ）と、８個の空間スイッチ
（ＨＳＷ）と、１６個の２次時間スイッチ（ＳＴＳＷ）
とによるＴ−Ｓ−Ｔ構成を持ったネットワークの構成例
である。

【００５８】図３は、時間スイッチ−空間スイッチ−時
間スイッチ間のジャンクタハイウェイをシリアルパター
ンで接続した時の構成図であり、図４は、時間スイッチ
−空間スイッチ−時間スイッチ間のジャンクタハイウェ
イを８ｂｉｔパラレルパターンで接続した場合の構成図
である。

【００５９】時間スイッチは、４ｋ多重スイッチの前段
に直並列変換（Ｐ／Ｓ）、後段に並直列変換（Ｐ／Ｓ）
の各機能を具備しており、空間スイッチは１６×１６の
マトリクススイッチである。各ジャンクタハイウェイ
（ＪＨＷ）上のデータは３２．７６８Ｍｂｐｓの伝送速
度を有し、１つのＪＨＷ上には４０９６ビットが多重さ
れている。

【００６０】図３において、１次時間スイッチＰＴＳＷ
０に注目すると、この１次時間スイッチＰＴＳＷ０は、
８本のハイウェイからの３２．７６８Ｍｂｐｓのデータ
が入力され、このデータをスイッチングした後、８本の
ジャンクタハイウェイＪＨＷ０〜ＪＨＷ７に３２．７６
８Ｍｂｐｓの速度で分配する。このデータは、ジャンク
タハイウェイＪＨＷ０〜ＪＨＷ７を介して空間スイッチ
ＨＳＷ０〜ＨＳＷ７へ渡される。すなわち、１つの時間
スイッチは、全空間スイッチとＪＨＷ８本で接続されて
おり、従って、時間スイッチＰＴＳＷ０と空間スイッチ
ＨＳＷ０間との接続は、１本のＪＨＷにより行われる。

【００６１】図４に示すパターンが、前述した図３に示
すＪＨＷ上におけるビット配列を説明するものである。
この図４に示すパターンにおいて、スイッチング単位で
あるタイムスロットＴＳは８ビットからなり、各ＴＳは
同一ＪＨＷ上にシリアルに多重される。従って、１つの
ＪＨＷ上には５１２個のＴＳが多重され、８本のＪＨＷ
合わせて４０９６ＴＳが１つのＰＴＳＷから出力される
ことになる。

【００６２】時間スイッチＰＴＳＷ０は、４０９６ＴＳ
が入力され、任意の出力ＪＨＷ上の任意のＴＳに多重変
換できるので、出力側の４０９６ＴＳ全てを全空間スイ
ッチに分配接続する必要は無い。このため、図３に示す
パターンの例は、時間スイッチ０と各空間スイッチとの
間を、５１２ＴＳ多重のＪＨＷ１本で接続して、ネット
ワークを構成しており、全て１対１の接続パターンを持
った３２．７６８Ｍｂｐｓの高速ビット伝送を行うこと
ができる。

【００６３】次に、図５を参照して、空間スイッチの機
能モデルについて説明し、図６を参照して、空間スイッ
チ制御メモリのアドレス／データ配列について説明す
る。

【００６４】図５に示す空間スイッチは、１６本の入力
ジャンクタハイウェイ（ＪＨＷＩ０〜１５）と出力ジャ
ンクタハイウェイＪＨＷＩ０〜ＪＨＷＩ１５のスイッチ
ングを行う＃００〜＃ＦＦの２５６個のゲート素子によ
るマトリクスと、各ゲート素子のオン／オフ制御情報を
格納する情報Ａ群／Ｂ群から成る空間スイッチ制御メモ
リＨＣＭと、該ＨＣＭから読み出されるゲート制御情報
を１６ゲート分蓄積し、ハイウェイデータに合わせて制
御情報を出力するタイミング調整部とにより構成され
る。ＨＣＭは、４０９６多重時間スイッチの通話路スイ
ッチ制御メモリＳＣＭを流用しており、同一アドレス内
のデータ中に情報Ａ群と情報Ｂ群の２種類の制御情報が
割付けられており、情報Ａ群は、ＪＨＷＩ０〜ＪＨＷＩ
７の制御を行い、情報Ｂ群は、ＪＨＷＩ８〜ＪＨＷＩ１
５の制御を行う。

【００６５】図６に示す空間スイッチ制御メモリのアド
レス／データ配列は、空間スイッチ制御メモリＨＣＭと
通話路スイッチ制御メモリＳＣＭのアドレス、データ割
付けイメージを示したものである。

【００６６】図６において、パターンＡは、通話路スイ
ッチ制御メモリＳＣＭを空間スイッチ制御メモリＨＣＭ
として使用する場合のデータ割付け例で、パターンＢ
は、通話路スイッチ制御メモリＳＣＭとして使用する場
合のデータ割付け例である。

【００６７】４０９６多重の時間スイッチを制御するＳ
ＣＭは、４０９６×１３ビット以上のメモリ容量を有し
ており、ＨＣＭとして使用するパターンの場合、全１３
ビット内に、パリティビット１ビットと、Ａ群／Ｂ群の
２種類のゲートスイッチ制御情報とを格納している。Ｈ
ＣＭに対する書き込みは、１制御情報単位に行われる
が、１アドレスに２種類の制御情報が格納されているた
め、制御情報の書き替え時、メモリー内容を１度読み出
しパリティビットの付け直しを行っている。

【００６８】ＨＣＭは、３２．７６８Ｍｂｐｓで動作
し、１フレーム周期（１２５μＳ）に４０９６回の読み
出しを行うことができる。しかし、空間スイッチ内のハ
イウェイ上には、３２．７６８Ｍｂｐｓで５１２ＴＳ分
のシリアルデータが多重されており、ハイウェイデータ
１ＴＳの８ビットは同時にスイッチングされるので、Ｈ
ＣＭの制御データは、１フレーム周期に５１２回読み出
しが行われればよい。

【００６９】従って、１ＴＳ（８ビット）のシリアルハ
イウェイデータの制御中にＨＣＭから８回の情報読み出
しを行い、ＪＨＷＩ０〜ＪＨＷＩ１５の１６本のハイウ
ェイ制御情報を順次読み出し、図７に示すタイミング作
成部に一時格納し、全１６ＪＨＷ分の制御情報を読み出
した後に、シリアルハイウェイデータのスイッチングタ
イミングに合わせて、１６本のＪＨＷ０〜ＪＨＷ１５の
ゲートスイッチを制御する。

【００７０】

【発明の効果】以上説明したように本発明によれば、１
重化装置を除く装置を全て２重化し、通話路スイッチと
複数ある共通制御装置とを、それぞれ自由に系の切替え
を行うことができるようにしたため、通話路装置の信頼
性を大きく向上させることができる。また、本発明によ
れば、通話路スイッチを切替えたときの複数の共通制御
装置の系選択を、ハードウエアにより行うことができ、
プロセッサ間で通信を行う必要がないため迅速に行うこ
とができ、運用上のサービス低下を防止することができ
る。

【００７１】また、本発明によれば、１種類の集積回路
のモードを切替えて使用することにより、１種類の集積
回路を、多重化機能、多重分離化機能、エラスティック
機能、及び、通話路スイッチと共通制御装置との間のイ
ンタフェースの正常性を確認するためのフレーム同期機
能、パターンジェネレート・チェック機能、系選択情報
挿入、抽出機能に適用できるため、装置全体のコストの
低減を図ることができる。

【００７２】また、本発明によれば、時間スイッチ−空
間スイッチ−時間スイッチ間のジャンクタハイウエイを
最少として構成することができるため、通話路スイッチ
を構成するカード間のパターン数の増大を防止すること
ができ、動作の信頼度向上を図ることができ、さらに、
パターン数増大に対するカードの外部接続のネックによ
る実装ネックがないため、小型化、コストの低減を図る
ことができる。

【００７３】また、本発明によれば、モード切替によ
り、１種類の集積回路を、時間スイッチとして、あるい
は制御メモリ読み出しモードによる空間スイッチの制御
メモリとして使用することができるため、高度な技術を
必要とする高価な専用ＬＳＩを時間スイッチと空間スイ
ッチとの２品種について開発する必要がなく、１品種の
開発のみ済み、さらに、アドレス的にもデータ的にも、
複数のハイウエイマトリクスを制御することができるた
め、装置全体の小型化を図り、コストの低減を図ること
ができる。

【図面の簡単な説明】

【図１】図１は時分割通話路装置と共通制御装置との接
続構成を示す図である。

【図２】図２は本発明の一実施例の時分割通話路方式の
全体の構成を示すブロック図である。

【図３】図３は本発明の一実施例による時分割通話路装
置の構成を示す図である。

【図４】図４は図３におけるジャンクタハイウエイ上の
タイムスロットの配列を示す図である。

【図５】図５は空間スイッチの機能モデルを説明する図
である。

【図６】図６は空間スイッチ制御メモリのアドレス／デ
ータ配列を説明する図である。

【符号の説明】

１、２０系及び１系の多重化部及び信号処理部の共通
制御装置３、４０系及び１系の通話路スイッチフォワード側イ
ンタフェース部５、６０系及び１系の通話路スイッチ７、８０系及び１系の１重化部インタフェース共通制
御装置９、１００系及び１系の多重化部及び信号処理部の共
通制御装置１１フォワード側系選択セレクタ１２通話路スイッチフォワード側インタフェース１３共通制御装置フォワード側インタフェース１４Ｔスイッチ−Ｓスイッチ−Ｔスイッチ部１５共通制御装置バックワード側インタフェース１６通話路スイッチバックワード側インタフェース１７バックワード側系選択セレクタ２１フォワード側共通制御装置２２通話路スイッチ２３バックワード側共通制御装置２４加入者回路、トランク等の１重化装置２５、２６０系及び１系の１重化部インタフェース共
通制御装置２７、２８０系及び１系の多重化部及び信号処理部の
共通制御装置２９、３００系及び１系の通話路スイッチフォワード
側インタフェース部３０１系通話路スイッチフォワード側インタフェース
部３１、３２０系及び１系の通話路スイッチ３３、３４０系及び１系の通話路スイッチバックワー
ド側インタフェース部３５、３６０系及び１系の多重化部及び信号処理部の
共通制御装置３７、３８０系及び１系の１重化部インタフェース共
通制御装置

Claims

【特許請求の範囲】

【請求項１】他のシステムとのインタフェースを行う
１重化の回路を制御する２重化された共通制御部と、２
重化された時分割通話路スイッチとにより構成される時
分割通話路方式において、前記１重化の回路を除いた全
てを２重化構成とし、かつ、前記共通制御部と前記通話
路スイッチとの間に通話路の系交絡部を備えたことを特
徴とする時分割通話路方式。
【請求項２】前記共通制御部が複数設けられ、該共通
制御部と前記通話路スイッチとは、それぞれ独自の系で
動作することを特徴とする請求項１記載の時分割通話路
方式。
【請求項３】前記通話路スイッチから前記複数の共通
制御部へ系選択情報を送出することにより、通話路スイ
ッチを切替えた場合の共通制御部の系選択をハード的に
行うことを特徴とする請求項２記載の時分割通話路方
式。
【請求項４】前記共通制御部と通話路スイッチとの間
で、パターンマッチングを常時行うことにより障害を検
出し、系の切替えを行うことを特徴とする請求項１、２
または３記載の時分割通話路方式。
【請求項５】他のシステムとのインタフェースを行う
１重化の回路を制御する２重化された共通制御部と、２
重化された時分割通話路スイッチとにより構成される時
分割通話路方式において、時分割通話路を構成するエラ
スティック・ストア機能、多重・多重分離機能、装置間
フレーム同期機能、特定ビット及びパターンの挿入・抽
出機能のそれぞれを、１種類の集積回路の動作モードの
設定により実行させることを特徴とする時分割通話路方
式。
【請求項６】時間スイッチと空間スイッチとを複数組
合せて構成される時分割通話路スイッチにおいて、時間
スイッチと空間スイッチとの間の通話路情報をシリアル
に伝送することを特徴とする時分割通話路方式。
【請求項７】通話路メモリと通話路メモリを制御する
ための制御メモリとが１つの集積回路内にある時間スイ
ッチ及び空間スイッチから成る時分割通話路装置におい
て、前記時間スイッチを制御メモリの読み出しモードで
使用することにより、時間スイッチの制御メモリにより
空間スイッチのハイウェイマトリクスを制御することを
特徴とする時分割通話路方式。
【請求項８】１つの前記制御メモリにより、複数のハ
イウェイマトリクスを制御することを特徴とする請求項
７記載の時分割通話路方式。
【請求項９】前記制御メモリの読み出しデータの出力
ピンを他の出力ピンと共用した時間スイッチを備えるこ
とを特徴とする請求項７記載の時分割通話路方式。