JPH05158069A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH05158069A JPH05158069A JP32065791A JP32065791A JPH05158069A JP H05158069 A JPH05158069 A JP H05158069A JP 32065791 A JP32065791 A JP 32065791A JP 32065791 A JP32065791 A JP 32065791A JP H05158069 A JPH05158069 A JP H05158069A
- Authority
- JP
- Japan
- Prior art keywords
- film
- picture element
- liquid crystal
- crystal display
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000010408 film Substances 0.000 claims description 33
- 239000010409 thin film Substances 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 abstract description 14
- 229910052751 metal Inorganic materials 0.000 abstract description 11
- 239000002184 metal Substances 0.000 abstract description 11
- 239000010453 quartz Substances 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 2
- 239000002253 acid Substances 0.000 abstract description 2
- 229910052804 chromium Inorganic materials 0.000 abstract description 2
- 239000011651 chromium Substances 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】アクティブマトリックス方式液晶表示装置にお
いて、製造歩留りの向上、高精細化、高開口率化を実現
する。 【構成】画素を駆動するために薄膜トランジスタを使用
するアクティブマトリックス方式液晶表示装置におい
て、画素電極と画素トランジスタのソース線とゲート線
と画素電極が絶縁膜によって３つの層に分けられている
多層構造であることを特徴とする。
いて、製造歩留りの向上、高精細化、高開口率化を実現
する。 【構成】画素を駆動するために薄膜トランジスタを使用
するアクティブマトリックス方式液晶表示装置におい
て、画素電極と画素トランジスタのソース線とゲート線
と画素電極が絶縁膜によって３つの層に分けられている
多層構造であることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関す
る。
る。
【０００２】
【従来の技術】従来の薄膜トランジスタを使用するアク
ティブマトリックス方式液晶表示装置について、図４は
従来の画素部の構造平面図、図３は図４のＢ−Ｂ’断面
図である。図３に示すように画素トランジスタの第一の
配線層となるソース線７と第三の配線層となる画素電極
１０とが同じ層に形成されている。また、薄膜駆動回路
の配線は、第一の配線層によって形成されている。
ティブマトリックス方式液晶表示装置について、図４は
従来の画素部の構造平面図、図３は図４のＢ−Ｂ’断面
図である。図３に示すように画素トランジスタの第一の
配線層となるソース線７と第三の配線層となる画素電極
１０とが同じ層に形成されている。また、薄膜駆動回路
の配線は、第一の配線層によって形成されている。
【０００３】基板の製造工程を説明すると、まず、石英
基板上に多結晶シリコン（以下ｐ−Ｓｉと略記する。）
膜を堆積した後、パターニングする。次に、ｐ−Ｓｉ膜
の熱酸化によりゲート酸化膜４を成長させ、再びＣＶＤ
によりｐ−Ｓｉ膜を堆積してから不純物の熱拡散により
抵抗値を下げ、パターニングして第二の配線層となるゲ
ート電極５を形成する。このゲート電極５をマスクとし
て不純物のイオン打ち込みを行い、薄膜トランジスタを
形成した後、層間絶縁膜６を堆積してコンタクトホール
をあけてから、画素電極１０と金属配線７を真空蒸着と
パターニングを繰り返すことにより形成する。最後に、
耐湿保護膜１１を形成して基板が完成する。
基板上に多結晶シリコン（以下ｐ−Ｓｉと略記する。）
膜を堆積した後、パターニングする。次に、ｐ−Ｓｉ膜
の熱酸化によりゲート酸化膜４を成長させ、再びＣＶＤ
によりｐ−Ｓｉ膜を堆積してから不純物の熱拡散により
抵抗値を下げ、パターニングして第二の配線層となるゲ
ート電極５を形成する。このゲート電極５をマスクとし
て不純物のイオン打ち込みを行い、薄膜トランジスタを
形成した後、層間絶縁膜６を堆積してコンタクトホール
をあけてから、画素電極１０と金属配線７を真空蒸着と
パターニングを繰り返すことにより形成する。最後に、
耐湿保護膜１１を形成して基板が完成する。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術で
は、画素トランジスタのソース線７と画素電極１０とが
同じ層に形成されているために、次のような問題点を有
する。第一に、アライメントのずれやエッチング残りの
ためにソース線７と画素電極１０との短絡が生じること
がある。第二に、ソース線７を流れる電流によって作ら
れる電界が液晶に作用して表示に異常が出ることがあ
る。第三に、以上の問題点を解決するため、図４に示す
ようにソース線７と画素電極１０との間に４μ程度の間
隔をとる必要があり、高精細化及び高開口率化の妨げと
なっている。
は、画素トランジスタのソース線７と画素電極１０とが
同じ層に形成されているために、次のような問題点を有
する。第一に、アライメントのずれやエッチング残りの
ためにソース線７と画素電極１０との短絡が生じること
がある。第二に、ソース線７を流れる電流によって作ら
れる電界が液晶に作用して表示に異常が出ることがあ
る。第三に、以上の問題点を解決するため、図４に示す
ようにソース線７と画素電極１０との間に４μ程度の間
隔をとる必要があり、高精細化及び高開口率化の妨げと
なっている。
【０００５】本発明の目的は、以上の問題点を解決し、
歩留りの向上と高精細化及び高開口率化を実現すること
にある。
歩留りの向上と高精細化及び高開口率化を実現すること
にある。
【０００６】
【課題を解決するための手段】上記目的は、画素を駆動
するために薄膜トランジスタを使用するアクティブマト
リックス方式液晶表示装置において、画素トランジスタ
の第一の配線層となるソース線と第二の配線層となるゲ
ート線と第三の配線層となる最上層の画素電極とが絶縁
膜によって３つの層に分けられている多層構造にするこ
とにより達成される。
するために薄膜トランジスタを使用するアクティブマト
リックス方式液晶表示装置において、画素トランジスタ
の第一の配線層となるソース線と第二の配線層となるゲ
ート線と第三の配線層となる最上層の画素電極とが絶縁
膜によって３つの層に分けられている多層構造にするこ
とにより達成される。
【０００７】
【実施例】以下、本発明の一実施例を画素部の構造平面
図となる図２及びそのＡ−Ａ’断面図となる図１により
説明する。
図となる図２及びそのＡ−Ａ’断面図となる図１により
説明する。
【０００８】薄膜トランジスタの形成までは従来の工程
と同様であるが、初めから工程を説明する。まず、石英
基板上にｐ−Ｓｉ膜を減圧ＣＶＤ炉で８００〜２０００
Å堆積して、パターニングした後、ｐ−Ｓｉ膜を熱酸化
することにより１０００〜２０００Åのゲート酸化膜４
を成長させる。その上にｐ−Ｓｉ膜を減圧ＣＶＤ炉で堆
積してから燐などの不純物を熱拡散することにより抵抗
値を下げる。これをパターニングしてゲート電極５を形
成する。このゲート電極５をマスクとしてボロンや燐な
どの不純物のイオン打ち込みを行いソース部２とドレイ
ン部３を形成して、不純物が打ち込まれなかった部分は
チャンネル部１となる。次に、膜厚が４０００〜１５０
００Åの第一の層間絶縁膜６を石英などにより成膜し
て、コンタクトホールを開ける。ここまでが従来の工程
と同様である。
と同様であるが、初めから工程を説明する。まず、石英
基板上にｐ−Ｓｉ膜を減圧ＣＶＤ炉で８００〜２０００
Å堆積して、パターニングした後、ｐ−Ｓｉ膜を熱酸化
することにより１０００〜２０００Åのゲート酸化膜４
を成長させる。その上にｐ−Ｓｉ膜を減圧ＣＶＤ炉で堆
積してから燐などの不純物を熱拡散することにより抵抗
値を下げる。これをパターニングしてゲート電極５を形
成する。このゲート電極５をマスクとしてボロンや燐な
どの不純物のイオン打ち込みを行いソース部２とドレイ
ン部３を形成して、不純物が打ち込まれなかった部分は
チャンネル部１となる。次に、膜厚が４０００〜１５０
００Åの第一の層間絶縁膜６を石英などにより成膜し
て、コンタクトホールを開ける。ここまでが従来の工程
と同様である。
【０００９】これ以後の各層の形成は、すべて真空蒸着
とパターニングの繰り返しにより行う。
とパターニングの繰り返しにより行う。
【００１０】まず、画素トランジスタ部について図１に
示す。第一の配線層となるソース線７と、画素電極１０
とドレイン部をつなぐ金属配線８を形成する。この時、
低抵抗な金属配線として通常使用されるＡｌにより配線
をすると、後で画素電極１０をパターニングする時に画
素電極として使用している透明導電性の酸化インジュウ
ム膜（ＩＴＯと略記する）のエッチング液が後述する第
二の層間絶縁膜９の隙間から浸透して腐食されることが
あるので、耐酸性のある金属（例えばクロム）を金属配
線８として選択する。第二の層間絶縁膜９として再び石
英などの絶縁体を成膜して、コンタクトホールを開け
る。ＩＴＯなどの透明導電膜を画素電極１０として形成
して、ドレイン部との金属配線８とコンタクトをとる。
この時、金属配線８を介さずに直接ドレイン部３と画素
電極１０を接続しても良い。この場合は、コンタクトホ
ールを別途に開ける。
示す。第一の配線層となるソース線７と、画素電極１０
とドレイン部をつなぐ金属配線８を形成する。この時、
低抵抗な金属配線として通常使用されるＡｌにより配線
をすると、後で画素電極１０をパターニングする時に画
素電極として使用している透明導電性の酸化インジュウ
ム膜（ＩＴＯと略記する）のエッチング液が後述する第
二の層間絶縁膜９の隙間から浸透して腐食されることが
あるので、耐酸性のある金属（例えばクロム）を金属配
線８として選択する。第二の層間絶縁膜９として再び石
英などの絶縁体を成膜して、コンタクトホールを開け
る。ＩＴＯなどの透明導電膜を画素電極１０として形成
して、ドレイン部との金属配線８とコンタクトをとる。
この時、金属配線８を介さずに直接ドレイン部３と画素
電極１０を接続しても良い。この場合は、コンタクトホ
ールを別途に開ける。
【００１１】図２に示すように、画素電極とソース線ま
たはゲート線が絶縁膜を介して一部重なり合う構造をと
る場合には、例えば、ソース線７の幅を８μ程度として
画素電極１０と重なり合う部分を２μとれば画素間寸法
４μとなる。従来の構造では、図４でソース線７の幅を
４μ、ソース線７と画素電極１０との間の間隔を４μと
すると画素間寸法は１２μであり、このような構造をと
ることにより画素間寸法を１／３にできる。また、通常
はソース線７と画素電極１０との間は透過光の経路とな
るため対向基板側にブラックストライプ（遮光層）が必
要となるが、本構造によれば図１と図２に示す通りにソ
ース線７とゲート線５が遮光層の役割を果たすため対向
基板側にブラックストライプは不要となり、パネルを組
立てるときに要求されるアライメントの精度が大幅に緩
和される。
たはゲート線が絶縁膜を介して一部重なり合う構造をと
る場合には、例えば、ソース線７の幅を８μ程度として
画素電極１０と重なり合う部分を２μとれば画素間寸法
４μとなる。従来の構造では、図４でソース線７の幅を
４μ、ソース線７と画素電極１０との間の間隔を４μと
すると画素間寸法は１２μであり、このような構造をと
ることにより画素間寸法を１／３にできる。また、通常
はソース線７と画素電極１０との間は透過光の経路とな
るため対向基板側にブラックストライプ（遮光層）が必
要となるが、本構造によれば図１と図２に示す通りにソ
ース線７とゲート線５が遮光層の役割を果たすため対向
基板側にブラックストライプは不要となり、パネルを組
立てるときに要求されるアライメントの精度が大幅に緩
和される。
【００１２】駆動回路部については、構造平面図となる
図６及びそのＣ−Ｃ’断面図となる図５を用いて説明を
する。薄膜トランジスタ本体は第１の層間絶縁膜６まで
画素部と同時に形成されている。第一の配線層となるソ
ース線７を配線してから第二の層間絶縁膜９を形成す
る。次に、ゲート酸化膜４と第一の層間絶縁膜６と第二
の層間絶縁膜９の３つの層に対してまとめてコンタクト
ホールを開け、Ａｌなどの低抵抗体からなる第４の金属
配線１２を形成する。図５は、ソース・ドレイン領域３
と第４の金属配線１２を直接接続しているが、図１に示
すように第１の配線層８を介して接続することもでき
る。
図６及びそのＣ−Ｃ’断面図となる図５を用いて説明を
する。薄膜トランジスタ本体は第１の層間絶縁膜６まで
画素部と同時に形成されている。第一の配線層となるソ
ース線７を配線してから第二の層間絶縁膜９を形成す
る。次に、ゲート酸化膜４と第一の層間絶縁膜６と第二
の層間絶縁膜９の３つの層に対してまとめてコンタクト
ホールを開け、Ａｌなどの低抵抗体からなる第４の金属
配線１２を形成する。図５は、ソース・ドレイン領域３
と第４の金属配線１２を直接接続しているが、図１に示
すように第１の配線層８を介して接続することもでき
る。
【００１３】最後に、耐湿保護膜１１として石英やポリ
イミド膜などの絶縁体を成膜して、液晶表示装置の基板
が完成する。
イミド膜などの絶縁体を成膜して、液晶表示装置の基板
が完成する。
【００１４】
【発明の効果】本発明によれば、層間絶縁膜により、画
素電極とソース線の短絡やソース線の電界が液晶に作用
して発生する表示異常を防ぐので、品質を向上すること
ができる。また、画素電極とソース線とが重なりを持つ
ように形成することが可能であるためピッチを小さくで
きる上に、ソース線とゲート線をブラックストライプと
併用することができるため、高精細化・高開口率化に効
果がある。
素電極とソース線の短絡やソース線の電界が液晶に作用
して発生する表示異常を防ぐので、品質を向上すること
ができる。また、画素電極とソース線とが重なりを持つ
ように形成することが可能であるためピッチを小さくで
きる上に、ソース線とゲート線をブラックストライプと
併用することができるため、高精細化・高開口率化に効
果がある。
【００１５】薄膜駆動回路を多層配線構造とすること
で、各トランジスタの間隔を小さくすることができ小型
化に適している。ゲート線５の上の層間絶縁膜が二層と
なるので第４の金属配線１２とゲート線５との短絡を減
少させ品質の向上につながる。
で、各トランジスタの間隔を小さくすることができ小型
化に適している。ゲート線５の上の層間絶縁膜が二層と
なるので第４の金属配線１２とゲート線５との短絡を減
少させ品質の向上につながる。
【図１】本発明の一実施の画素部の断面図（図２のＡ−
Ａ’断面）。
Ａ’断面）。
【図２】本発明の一実施の画素部の平面図。
【図３】従来の液晶表示装置に画素部の断面図（図４の
Ｂ−Ｂ’断面）。
Ｂ−Ｂ’断面）。
【図４】従来の液晶表示装置の画素部の平面図である。
【図５】本発明の一実施の駆動回路の一部の断面図（図
６のＣ−Ｃ’断面）。
６のＣ−Ｃ’断面）。
【図６】本発明の一実施の駆動回路の一部の平面図。
１ 薄膜トランジスタのチャンネル部 ２ 薄膜トランジスタのソース部 ３ 薄膜トランジスタのドレイン部 ４ ゲート酸化膜 ５ 第二の配線層 ６ 第一の層間絶縁膜 ７ 第一の配線層（ソース線） ８ 第一の配線層 ９ 際にの層間絶縁膜 １０ 第三の配線層（画素電極） １１ 耐湿保護膜 １２ 第四の配線層
Claims (3)
- 【請求項１】画素を駆動するために薄膜トランジスタを
使用するアクティブマトリックス方式液晶表示装置にお
いて、画素トランジスタの第一の配線層となるソース線
と第二の配線層となるゲート線と第三の配線層となる最
上層の画素電極とが絶縁膜によって３つの層に分けられ
ている多層構造であることを特徴とする液晶表示装置。 - 【請求項２】前記画素電極とソース線またはゲート線が
絶縁膜を介して一部重なり合っていることを特徴とする
請求項１の液晶表示装置。 - 【請求項３】第一の配線層と第二の配線層と第四の配線
層とその中間絶縁膜からなる多層配線構造である薄膜駆
動回路をアクティブ基板と同一基板上に形成した液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32065791A JPH05158069A (ja) | 1991-12-04 | 1991-12-04 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32065791A JPH05158069A (ja) | 1991-12-04 | 1991-12-04 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158069A true JPH05158069A (ja) | 1993-06-25 |
Family
ID=18123865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32065791A Pending JPH05158069A (ja) | 1991-12-04 | 1991-12-04 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523865A (en) * | 1993-10-06 | 1996-06-04 | Matsushita Electric Industrial Co., Ltd. | Liquid-crystal display top gate thin film transistor with particular connection between the drain and the display electrode |
| US8192480B2 (en) | 2007-12-21 | 2012-06-05 | Microvention, Inc. | System and method of detecting implant detachment |
-
1991
- 1991-12-04 JP JP32065791A patent/JPH05158069A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523865A (en) * | 1993-10-06 | 1996-06-04 | Matsushita Electric Industrial Co., Ltd. | Liquid-crystal display top gate thin film transistor with particular connection between the drain and the display electrode |
| US8192480B2 (en) | 2007-12-21 | 2012-06-05 | Microvention, Inc. | System and method of detecting implant detachment |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3240858B2 (ja) | カラー表示装置 | |
| US7034335B2 (en) | ITO film contact structure, TFT substrate and manufacture thereof | |
| US5614730A (en) | Active matrix substrate | |
| JP4856318B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| JP2963529B2 (ja) | アクティブマトリクス表示装置 | |
| US20020132385A1 (en) | Method of manufacturing array substrate | |
| US20030201436A1 (en) | Thin-film transistor display devices | |
| US6344377B2 (en) | Liquid crystal display and method of manufacturing the same | |
| JPH07128685A (ja) | 液晶表示装置 | |
| JPH10319431A (ja) | 薄膜トランジスタアレイ基板 | |
| JP3765203B2 (ja) | 液晶表示装置 | |
| JPH061314B2 (ja) | 薄膜トランジスタアレイ | |
| JPH04280231A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| JP3235540B2 (ja) | 液晶表示装置用薄膜トランジスタアレイおよびその製造方法 | |
| JP2906470B2 (ja) | アクティブマトリックス基板 | |
| JPS63281134A (ja) | アクティブマトリックス形表示パネル | |
| JP2001021916A (ja) | マトリクスアレイ基板 | |
| JPH05158069A (ja) | 液晶表示装置 | |
| JPH09101541A (ja) | 表示装置用アレイ基板及びその製造方法 | |
| JPH0713180A (ja) | 液晶表示装置 | |
| JP4031105B2 (ja) | アクティブマトリクス型液晶表示素子 | |
| KR100235594B1 (ko) | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법 | |
| JP3265862B2 (ja) | 液晶表示装置とその製造方法 | |
| JPH02157827A (ja) | 薄膜トランジスタアレイ装置 | |
| JP2733947B2 (ja) | 薄膜パターンの製造方法 |