JPH05158659A - 乗算器 - Google Patents
乗算器Info
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- JPH05158659A JPH05158659A JP3323205A JP32320591A JPH05158659A JP H05158659 A JPH05158659 A JP H05158659A JP 3323205 A JP3323205 A JP 3323205A JP 32320591 A JP32320591 A JP 32320591A JP H05158659 A JPH05158659 A JP H05158659A
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Abstract
(57)【要約】
【目的】 ２値信号又は３値以上の４値信号などの多値
信号に対して共用でき、かつ高速で乗算を安定して行う
ことができる乗算器を提供する。 【構成】 記憶されているデ−タをシフトして複数のデ
−タを出力するレジスタ変換回路ＲＣと、レジスタ変換
回路ＲＣに接続されておりレジスタ変換回路ＲＣからの
出力を乗算する乗算回路14と、乗算回路14に接続されて
おり乗算回路14から出力された乗算結果を特定の方法に
基づいて加算する加算回路15と、加算回路15に接続され
ており加算回路15からの出力をシフトして送るＡＮＤ回
路素子17と、加算回路15に接続されておりＡＮＤ回路素
子17に基づいてシフトされた加算回路15からの出力を記
憶するＷレジスタ16と、Ｗレジスタ16に接続されており
Ｗレジスタ16からの出力をシフトして送るＡＮＤ回路素
子18と、ＡＮＤ回路素子18に接続されておりＡＮＤ回路
素子18からの出力を更にシフトするＡＮＤ回路素子20
と、ＡＮＤ回路素子18に接続されておりシフトされたＷ
レジスタ16からの出力を記憶するＷ´レジスタ19とを備
えている。
信号に対して共用でき、かつ高速で乗算を安定して行う
ことができる乗算器を提供する。 【構成】 記憶されているデ−タをシフトして複数のデ
−タを出力するレジスタ変換回路ＲＣと、レジスタ変換
回路ＲＣに接続されておりレジスタ変換回路ＲＣからの
出力を乗算する乗算回路14と、乗算回路14に接続されて
おり乗算回路14から出力された乗算結果を特定の方法に
基づいて加算する加算回路15と、加算回路15に接続され
ており加算回路15からの出力をシフトして送るＡＮＤ回
路素子17と、加算回路15に接続されておりＡＮＤ回路素
子17に基づいてシフトされた加算回路15からの出力を記
憶するＷレジスタ16と、Ｗレジスタ16に接続されており
Ｗレジスタ16からの出力をシフトして送るＡＮＤ回路素
子18と、ＡＮＤ回路素子18に接続されておりＡＮＤ回路
素子18からの出力を更にシフトするＡＮＤ回路素子20
と、ＡＮＤ回路素子18に接続されておりシフトされたＷ
レジスタ16からの出力を記憶するＷ´レジスタ19とを備
えている。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理や通信の信号
処理及びレ−ザプリンタのフォント加工等に用いること
ができる乗算器に関する。
処理及びレ−ザプリンタのフォント加工等に用いること
ができる乗算器に関する。
【０００２】
【従来の技術】一般に、乗算器は計算機の算術論理演算
器の１種類であり、乗算を専用に行う回路をいう。ここ
で、乗算とは被乗数と乗数の一部分（１または複数ビッ
ト）の積として得られる部分積の形成及びこれら形成さ
れた部分積の加算を称する。
器の１種類であり、乗算を専用に行う回路をいう。ここ
で、乗算とは被乗数と乗数の一部分（１または複数ビッ
ト）の積として得られる部分積の形成及びこれら形成さ
れた部分積の加算を称する。
【０００３】乗算は、最近の計算機では標準機能として
組み込まれており、演算性能を向上させるために種々の
方法によって高速化が実現されている。
組み込まれており、演算性能を向上させるために種々の
方法によって高速化が実現されている。
【０００４】上記高速化の方法としては、部分積の生成
機構の数を減少させかつ個々の機構を単純な構成にした
ブ−スの方法や、部分積の加算を可能な限り並列化して
加算時間を縮小したウォリスのトリ−による方法が知ら
れている。
機構の数を減少させかつ個々の機構を単純な構成にした
ブ−スの方法や、部分積の加算を可能な限り並列化して
加算時間を縮小したウォリスのトリ−による方法が知ら
れている。
【０００５】更に、超大規模集積回路（ＶＬＳＩ）に適
用される方法として、基本回路を規則的２次元アレイ状
に配列して構成した方法があり、この方法を利用した乗
算器としてはアレイ乗算器が知られている。
用される方法として、基本回路を規則的２次元アレイ状
に配列して構成した方法があり、この方法を利用した乗
算器としてはアレイ乗算器が知られている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の乗算方法では、理論的に時間的余裕度を作り出
して、高速で乗算を安定して行うことができないという
問題点があった。
た従来の乗算方法では、理論的に時間的余裕度を作り出
して、高速で乗算を安定して行うことができないという
問題点があった。
【０００７】また、従来の直列型や並列型の乗算方法で
は、２値信号及び４値信号に対して共用でき、かつ高速
化で乗算を行うことができないという問題点があった。
は、２値信号及び４値信号に対して共用でき、かつ高速
化で乗算を行うことができないという問題点があった。
【０００８】本発明は、上述した従来の乗算方法におけ
る問題点に鑑み、２値信号及び４値信号に対して共用で
き、かつ高速で乗算を安定して行うことができる乗算器
を提供する。
る問題点に鑑み、２値信号及び４値信号に対して共用で
き、かつ高速で乗算を安定して行うことができる乗算器
を提供する。
【０００９】
【課題を解決するための手段】本発明は、記憶されてい
るデ−タをシフトして複数のデ−タを出力するレジスタ
変換手段と、レジスタ変換手段に接続されておりレジス
タ変換手段からの出力を乗算する乗算手段と、乗算手段
に接続されており乗算手段から出力された乗算結果を特
定の方法に基づいて加算する加算手段と、加算手段に接
続されており加算手段からの出力をシフトして送る第１
シフト手段と、加算手段に接続されておりシフト手段に
基づいてシフトされた加算手段からの出力を記憶する第
１レジスタと、第１レジスタに接続されており第１レジ
スタからの出力をシフトして送る第２シフト手段と、第
２シフト手段に接続されており第２シフト手段からの出
力を更にシフトする第３シフト手段と、第２シフト手段
に接続されておりシフトされた第１レジスタからの出力
を記憶する第２レジスタとを備えている乗算器によって
達成される。
るデ−タをシフトして複数のデ−タを出力するレジスタ
変換手段と、レジスタ変換手段に接続されておりレジス
タ変換手段からの出力を乗算する乗算手段と、乗算手段
に接続されており乗算手段から出力された乗算結果を特
定の方法に基づいて加算する加算手段と、加算手段に接
続されており加算手段からの出力をシフトして送る第１
シフト手段と、加算手段に接続されておりシフト手段に
基づいてシフトされた加算手段からの出力を記憶する第
１レジスタと、第１レジスタに接続されており第１レジ
スタからの出力をシフトして送る第２シフト手段と、第
２シフト手段に接続されており第２シフト手段からの出
力を更にシフトする第３シフト手段と、第２シフト手段
に接続されておりシフトされた第１レジスタからの出力
を記憶する第２レジスタとを備えている乗算器によって
達成される。
【００１０】また、本発明は、記憶されているデ−タを
シフトしてシフトされたデ−タを出力するレジスタ変換
手段と、第１デ−タを所定の方法に基づいて出力する複
数の第１デ−タ出力手段と、レジスタ変換手段及び第１
デ−タ出力手段に接続されておりレジスタ変換手段から
の出力及び第１デ−タ出力手段からの出力を乗算する複
数の乗算手段と、第２デ−タを所定の方法に基づいて出
力する複数の第２デ−タ出力手段と、乗算手段に接続さ
れており乗算手段からの出力、第２デ−タ出力手段から
の出力、並びに特定の入力を加算して隣接して配置され
た他の第２デ−タ出力手段に出力する複数の加算手段と
を備えており、複数の加算手段のうち最端に配置された
加算手段は、乗算手段からの出力及び特定の入力を加算
して隣接して配置された第２デ−タ出力手段に出力する
乗算器によっても達成される。
シフトしてシフトされたデ−タを出力するレジスタ変換
手段と、第１デ−タを所定の方法に基づいて出力する複
数の第１デ−タ出力手段と、レジスタ変換手段及び第１
デ−タ出力手段に接続されておりレジスタ変換手段から
の出力及び第１デ−タ出力手段からの出力を乗算する複
数の乗算手段と、第２デ−タを所定の方法に基づいて出
力する複数の第２デ−タ出力手段と、乗算手段に接続さ
れており乗算手段からの出力、第２デ−タ出力手段から
の出力、並びに特定の入力を加算して隣接して配置され
た他の第２デ−タ出力手段に出力する複数の加算手段と
を備えており、複数の加算手段のうち最端に配置された
加算手段は、乗算手段からの出力及び特定の入力を加算
して隣接して配置された第２デ−タ出力手段に出力する
乗算器によっても達成される。
【００１１】記憶されているデ−タが、２値信号又は３
値以上の４値信号などの多値信号であってもよい。
値以上の４値信号などの多値信号であってもよい。
【００１２】
【作用】第１発明の乗算器では、レジスタ変換手段は記
憶されているデ−タをシフトして複数のデ−タを出力
し、乗算手段はレジスタ変換手段に接続されておりレジ
スタ変換手段からの出力を乗算し、加算手段は乗算手段
に接続されており乗算手段から出力された乗算結果を特
定の方法に基づいて加算し、第１シフト手段は加算手段
に接続されており加算手段からの出力をシフトして送
り、第１レジスタは加算手段に接続されておりシフト手
段に基づいてシフトされた加算手段からの出力を記憶
し、第２シフト手段は第１レジスタに接続されており第
１レジスタからの出力をシフトして送り、第３シフト手
段は第２シフト手段に接続されており第２シフト手段か
らの出力を更にシフトし、第２レジスタは第２シフト手
段に接続されておりシフトされた第１レジスタからの出
力を記憶する。
憶されているデ−タをシフトして複数のデ−タを出力
し、乗算手段はレジスタ変換手段に接続されておりレジ
スタ変換手段からの出力を乗算し、加算手段は乗算手段
に接続されており乗算手段から出力された乗算結果を特
定の方法に基づいて加算し、第１シフト手段は加算手段
に接続されており加算手段からの出力をシフトして送
り、第１レジスタは加算手段に接続されておりシフト手
段に基づいてシフトされた加算手段からの出力を記憶
し、第２シフト手段は第１レジスタに接続されており第
１レジスタからの出力をシフトして送り、第３シフト手
段は第２シフト手段に接続されており第２シフト手段か
らの出力を更にシフトし、第２レジスタは第２シフト手
段に接続されておりシフトされた第１レジスタからの出
力を記憶する。
【００１３】第２発明の乗算器では、レジスタ変換手段
は記憶されているデ−タをシフトしてシフトされたデ−
タを出力し、複数の第１デ−タ出力手段は第１デ−タを
所定の方法に基づいて出力し、複数の乗算手段はレジス
タ変換手段及び第１デ−タ出力手段に接続されておりレ
ジスタ変換手段からの出力及び第１デ−タ出力手段から
の出力を乗算し、複数の第２デ−タ出力手段は第２デ−
タを所定の方法に基づいて出力し、複数の加算手段は乗
算手段に接続されており乗算手段からの出力、第２デ−
タ出力手段からの出力、並びに特定の入力を加算して隣
接して配置された他の第２デ−タ出力手段に出力し、複
数の加算手段のうち最端に配置された加算手段は、乗算
手段からの出力及び特定の入力を加算して隣接して配置
された第２デ−タ出力手段に出力する。
は記憶されているデ−タをシフトしてシフトされたデ−
タを出力し、複数の第１デ−タ出力手段は第１デ−タを
所定の方法に基づいて出力し、複数の乗算手段はレジス
タ変換手段及び第１デ−タ出力手段に接続されておりレ
ジスタ変換手段からの出力及び第１デ−タ出力手段から
の出力を乗算し、複数の第２デ−タ出力手段は第２デ−
タを所定の方法に基づいて出力し、複数の加算手段は乗
算手段に接続されており乗算手段からの出力、第２デ−
タ出力手段からの出力、並びに特定の入力を加算して隣
接して配置された他の第２デ−タ出力手段に出力し、複
数の加算手段のうち最端に配置された加算手段は、乗算
手段からの出力及び特定の入力を加算して隣接して配置
された第２デ−タ出力手段に出力する。
【００１４】
【実施例】以下、図面を参照して本発明の乗算器の実施
例を詳述する。
例を詳述する。
【００１５】図１は、本発明の乗算器の第１実施例であ
る２ビット並列直列型乗算器（以下、乗算器と称する）
の構成を示すブロック図である。
る２ビット並列直列型乗算器（以下、乗算器と称する）
の構成を示すブロック図である。
【００１６】図１の乗算器は、Ｘレジスタ11、Ｙレジス
タ12、Ｙレジスタ12に接続されたＡＮＤ回路素子13を含
むレジスタ手段であるレジスタ回路ＲＣ、Ｘレジスタ11
及びＹレジスタ12に接続された乗算手段である乗算回路
14、乗算回路14に接続された加算手段である加算回路1
5、加算回路15に接続された第１レジスタであるＷレジ
スタ16、Ｗレジスタ16に接続された第１シフト手段であ
るＡＮＤ回路素子17、Ｗレジスタ16に接続された第２シ
フト手段であるＡＮＤ回路素子18、ＡＮＤ回路素子18に
接続された第２レジスタであるＷ´レジスタ19、Ｗ´レ
ジスタ19に接続された第３シフト手段であるＡＮＤ回路
素子20によって構成されている。
タ12、Ｙレジスタ12に接続されたＡＮＤ回路素子13を含
むレジスタ手段であるレジスタ回路ＲＣ、Ｘレジスタ11
及びＹレジスタ12に接続された乗算手段である乗算回路
14、乗算回路14に接続された加算手段である加算回路1
5、加算回路15に接続された第１レジスタであるＷレジ
スタ16、Ｗレジスタ16に接続された第１シフト手段であ
るＡＮＤ回路素子17、Ｗレジスタ16に接続された第２シ
フト手段であるＡＮＤ回路素子18、ＡＮＤ回路素子18に
接続された第２レジスタであるＷ´レジスタ19、Ｗ´レ
ジスタ19に接続された第３シフト手段であるＡＮＤ回路
素子20によって構成されている。
【００１７】次に、図１の乗算器の動作を説明する。
【００１８】図１の構成では、２ビット並列に乗算と加
算が時間ｔ2i-1（ｉ＝１，２，３……，ｎ）毎に行なわ
れるので、時間ｔ2iにおいては、時間的余裕度φを作り
出すことができる。即ち、２φに１回だけ乗算と加算を
実行すればよい。
算が時間ｔ2i-1（ｉ＝１，２，３……，ｎ）毎に行なわ
れるので、時間ｔ2iにおいては、時間的余裕度φを作り
出すことができる。即ち、２φに１回だけ乗算と加算を
実行すればよい。
【００１９】直列型乗算を高速で実行するとき、乗算時
間が変ることなく安定な乗算が可能になる。Ｙレジスタ
12の各ビットは、Ｘレジスタ11の内容と乗算される間、
常に保持されており、乗算回路14によってＸレジスタ11
の内容とＹレジスタ12の内容が乗算された結果は、加算
回路15を介してＷレジスタ16に入力される。
間が変ることなく安定な乗算が可能になる。Ｙレジスタ
12の各ビットは、Ｘレジスタ11の内容と乗算される間、
常に保持されており、乗算回路14によってＸレジスタ11
の内容とＹレジスタ12の内容が乗算された結果は、加算
回路15を介してＷレジスタ16に入力される。
【００２０】２ビット並列で行なわれる乗算と加算が終
了する毎に、Ｙレジスタ12は、ＡＮＤ回路素子13に入力
される右シフト命令によって２ビット右シフトされて、
同時にＷレジスタ16は、ＡＮＤ回路素子17に入力される
右シフト命令により、また、Ｗ´レジスタ19はＡＮＤ回
路素子20に入力される右シフト命令によってそれぞれ１
ビットシフトされる。
了する毎に、Ｙレジスタ12は、ＡＮＤ回路素子13に入力
される右シフト命令によって２ビット右シフトされて、
同時にＷレジスタ16は、ＡＮＤ回路素子17に入力される
右シフト命令により、また、Ｗ´レジスタ19はＡＮＤ回
路素子20に入力される右シフト命令によってそれぞれ１
ビットシフトされる。
【００２１】上述のした動作が、ｎ回行なわれて、Ｘレ
ジスタ11の内容とＹレジスタ12の内容とが乗算された結
果は、Ｗレジスタ16とＷ´レジスタ19に格納されて、一
連の乗算が完了する。
ジスタ11の内容とＹレジスタ12の内容とが乗算された結
果は、Ｗレジスタ16とＷ´レジスタ19に格納されて、一
連の乗算が完了する。
【００２２】図２は、本発明の乗算器の第２実施例であ
る完全２ビット並列直列型乗算器（以下、乗算器と称す
る）の構成を示すブロック図である。
る完全２ビット並列直列型乗算器（以下、乗算器と称す
る）の構成を示すブロック図である。
【００２３】図２の乗算器は、図１の乗算器とレジスタ
回路の構成が異なり、他の構成は基本的に同じである。
回路の構成が異なり、他の構成は基本的に同じである。
【００２４】図２の乗算器は、Ｘレジスタ21、Ｘレジス
タ21に接続されたＡＮＤ回路素子22，23、ＡＮＤ回路素
子22に接続されたＯＲ回路素子24、ＡＮＤ回路素子23に
接続されたＯＲ回路素子25、ＯＲ回路素子24に接続され
たＡＮＤ回路素子26、ＯＲ回路素子25に接続されたＡＮ
Ｄ回路素子27、ＯＲ回路素子24に接続されたＸＯレジス
タ28、ＯＲ回路素子25に接続されたＸＥレジスタ29、Ｙ
レジスタ30、Ｙレジスタ30に接続されたＡＮＤ回路素子
31，32、ＡＮＤ回路素子31に接続されたＯＲ回路素子3
3、ＡＮＤ回路素子32に接続されたＯＲ回路素子34、Ｏ
Ｒ回路素子33に接続されたＡＮＤ回路素子35、ＯＲ回路
素子34に接続されたＡＮＤ回路素子36、ＯＲ回路素子33
に接続されたＹＯレジスタ37、ＯＲ回路素子34に接続さ
れたＹＥレジスタ38、上記ＸＯレジスタ28、ＸＥレジス
タ29、ＹＯレジスタ37、及びＹＥレジスタ38に接続され
た乗算回路39、乗算回路39に接続された加算回路40、加
算回路40に接続されたＷレジスタ41、Ｗレジスタ41に接
続されたＡＮＤ回路素子42，43、ＡＮＤ回路素子43に接
続されたＷ´レジスタ44、Ｗ´レジスタ44に接続された
ＡＮＤ回路素子45によって構成されている。
タ21に接続されたＡＮＤ回路素子22，23、ＡＮＤ回路素
子22に接続されたＯＲ回路素子24、ＡＮＤ回路素子23に
接続されたＯＲ回路素子25、ＯＲ回路素子24に接続され
たＡＮＤ回路素子26、ＯＲ回路素子25に接続されたＡＮ
Ｄ回路素子27、ＯＲ回路素子24に接続されたＸＯレジス
タ28、ＯＲ回路素子25に接続されたＸＥレジスタ29、Ｙ
レジスタ30、Ｙレジスタ30に接続されたＡＮＤ回路素子
31，32、ＡＮＤ回路素子31に接続されたＯＲ回路素子3
3、ＡＮＤ回路素子32に接続されたＯＲ回路素子34、Ｏ
Ｒ回路素子33に接続されたＡＮＤ回路素子35、ＯＲ回路
素子34に接続されたＡＮＤ回路素子36、ＯＲ回路素子33
に接続されたＹＯレジスタ37、ＯＲ回路素子34に接続さ
れたＹＥレジスタ38、上記ＸＯレジスタ28、ＸＥレジス
タ29、ＹＯレジスタ37、及びＹＥレジスタ38に接続され
た乗算回路39、乗算回路39に接続された加算回路40、加
算回路40に接続されたＷレジスタ41、Ｗレジスタ41に接
続されたＡＮＤ回路素子42，43、ＡＮＤ回路素子43に接
続されたＷ´レジスタ44、Ｗ´レジスタ44に接続された
ＡＮＤ回路素子45によって構成されている。
【００２５】次に、図２の乗算器の動作を説明する。
【００２６】２ｎビットからなるＸレジスタ21は、奇数
ビット、偶数ビットのｎビットからなる２つのレジス
タ、即ち、ＸＯレジスタ28、ＸＥレジスタ29に分離され
る。また、Ｙレジスタ30も同様に奇数ビット、偶数ビッ
トのｎビットからなる２つのレジスタ、即ち、ＹＯレジ
スタ37、ＹＥレジスタ38に分離される。
ビット、偶数ビットのｎビットからなる２つのレジス
タ、即ち、ＸＯレジスタ28、ＸＥレジスタ29に分離され
る。また、Ｙレジスタ30も同様に奇数ビット、偶数ビッ
トのｎビットからなる２つのレジスタ、即ち、ＹＯレジ
スタ37、ＹＥレジスタ38に分離される。
【００２７】そして、ＸＯレジスタ28、ＸＥレジスタ29
のシリアル出力Ｘ1 、Ｘ2 、及びＹＯレジスタ37、ＹＥ
レジスタ38のシリアル出力Ｙ1 ，Ｙ2 は、乗算回路39に
入力される。
のシリアル出力Ｘ1 、Ｘ2 、及びＹＯレジスタ37、ＹＥ
レジスタ38のシリアル出力Ｙ1 ，Ｙ2 は、乗算回路39に
入力される。
【００２８】ＹＯレジスタ37、ＹＥレジスタ38の各ビッ
トは、ＸＯレジスタ28、ＸＥレジスタ29の内容と乗算さ
れる間、常に保持されており、レジスタ28、ＸＥレジス
タ29の内容とＹＯレジスタ37、ＹＥレジスタ38の内容と
が乗算された結果は、Ｗレジスタ41に入力される。完全
２ビット並列で行なわれる乗算と加算が終了する毎に、
ＹＯレジスタ37、ＹＥレジスタ38は、右シフト命令によ
って１ビット右シフトされて、同時にＷレジスタ41、Ｗ
´レジスタ44もＡＮＤ回路素子42，45にそれぞれ入力さ
れる右シフト命令によって１ビットシフトされる。
トは、ＸＯレジスタ28、ＸＥレジスタ29の内容と乗算さ
れる間、常に保持されており、レジスタ28、ＸＥレジス
タ29の内容とＹＯレジスタ37、ＹＥレジスタ38の内容と
が乗算された結果は、Ｗレジスタ41に入力される。完全
２ビット並列で行なわれる乗算と加算が終了する毎に、
ＹＯレジスタ37、ＹＥレジスタ38は、右シフト命令によ
って１ビット右シフトされて、同時にＷレジスタ41、Ｗ
´レジスタ44もＡＮＤ回路素子42，45にそれぞれ入力さ
れる右シフト命令によって１ビットシフトされる。
【００２９】このようなことがｎ回行なわれて、Ｘレジ
スタ21の内容とＹレジスタ30の内容とが乗算された結果
は、Ｗレジスタ41とＷ´レジスタ44に格納されて、一連
の乗算が完了する。
スタ21の内容とＹレジスタ30の内容とが乗算された結果
は、Ｗレジスタ41とＷ´レジスタ44に格納されて、一連
の乗算が完了する。
【００３０】図２の乗算器は、図１の乗算器と同じよう
な直列型乗算器であるが、図１の乗算器の１語長は２ｎ
ビットなので乗算に要する時間が掛かるのに対して、図
２の乗算器では、１語長はｎビットにできるので乗算に
要する時間が1/2 に短縮できる。
な直列型乗算器であるが、図１の乗算器の１語長は２ｎ
ビットなので乗算に要する時間が掛かるのに対して、図
２の乗算器では、１語長はｎビットにできるので乗算に
要する時間が1/2 に短縮できる。
【００３１】図３は、本発明の乗算器の第３実施例であ
る２ビット単位全ビット並列型乗算器（以下、乗算器と
称する）の構成を示すブロック図である。
る２ビット単位全ビット並列型乗算器（以下、乗算器と
称する）の構成を示すブロック図である。
【００３２】図３の乗算器は、Ｙレジスタ46、Ｙレジス
タ46に接続されたＡＮＤ回路素子47,48、ＡＮＤ回路素
子47に接続されたＯＲ回路素子49、ＡＮＤ回路素子48に
接続されたＯＲ回路素子50、ＯＲ回路素子49に接続され
たＡＮＤ回路素子51、ＯＲ回路素子50に接続されたＡＮ
Ｄ回路素子52、ＯＲ回路素子49に接続されたＹＯレジス
タ51、ＯＲ回路素子50に接続されたＹＥレジスタ52を含
むレジスタ変換手段であるレジスタ回路ＲＣ、第１デ−
タであるＸ1 〜Ｘ2nを所定の方法に基づいて出力する複
数の第１デ−タ出力手段であるＸ1 ビット回路Ｘ1 〜Ｘ
2nビット回路Ｘ2n、レジスタ回路ＲＣ及びＸ1 ビット回
路Ｘ1 〜Ｘ2nビット回路Ｘ2nに接続されておりレジスタ
回路ＲＣからの出力及びＸ1 ビット回路Ｘ1 〜Ｘ2nビッ
ト回路Ｘ2nからの出力を乗算する複数の乗算手段である
乗算回路Ｍ1 〜Ｍn 、第２デ−タであるＷ1 〜Ｗ2nを所
定の方法に基づいて出力する複数の第２デ−タ出力手段
であるＷ1 ビット回路Ｗ1 〜Ｗ2nビット回路Ｗ2n、乗算
回路Ｍ1 〜Ｍn に接続されており乗算回路Ｍ1 〜Ｍn か
らの出力、Ｗ3 ビット回路Ｗ3 〜Ｗ2nビット回路Ｗ2nか
らの出力、並びに特定の入力であるＣ´1 〜Ｃ´n-1 を
加算して隣接して配置された他の第２デ−タ出力手段で
あるＷ1 ビット回路Ｗ1 〜Ｗ2nビット回路Ｗ2nに出力す
る複数の加算手段である加算回路Ａ1 〜Ａn によって構
成されている。
タ46に接続されたＡＮＤ回路素子47,48、ＡＮＤ回路素
子47に接続されたＯＲ回路素子49、ＡＮＤ回路素子48に
接続されたＯＲ回路素子50、ＯＲ回路素子49に接続され
たＡＮＤ回路素子51、ＯＲ回路素子50に接続されたＡＮ
Ｄ回路素子52、ＯＲ回路素子49に接続されたＹＯレジス
タ51、ＯＲ回路素子50に接続されたＹＥレジスタ52を含
むレジスタ変換手段であるレジスタ回路ＲＣ、第１デ−
タであるＸ1 〜Ｘ2nを所定の方法に基づいて出力する複
数の第１デ−タ出力手段であるＸ1 ビット回路Ｘ1 〜Ｘ
2nビット回路Ｘ2n、レジスタ回路ＲＣ及びＸ1 ビット回
路Ｘ1 〜Ｘ2nビット回路Ｘ2nに接続されておりレジスタ
回路ＲＣからの出力及びＸ1 ビット回路Ｘ1 〜Ｘ2nビッ
ト回路Ｘ2nからの出力を乗算する複数の乗算手段である
乗算回路Ｍ1 〜Ｍn 、第２デ−タであるＷ1 〜Ｗ2nを所
定の方法に基づいて出力する複数の第２デ−タ出力手段
であるＷ1 ビット回路Ｗ1 〜Ｗ2nビット回路Ｗ2n、乗算
回路Ｍ1 〜Ｍn に接続されており乗算回路Ｍ1 〜Ｍn か
らの出力、Ｗ3 ビット回路Ｗ3 〜Ｗ2nビット回路Ｗ2nか
らの出力、並びに特定の入力であるＣ´1 〜Ｃ´n-1 を
加算して隣接して配置された他の第２デ−タ出力手段で
あるＷ1 ビット回路Ｗ1 〜Ｗ2nビット回路Ｗ2nに出力す
る複数の加算手段である加算回路Ａ1 〜Ａn によって構
成されている。
【００３３】次に、上記各構成部分を説明する。
【００３４】Ｙレジスタ46、Ｙレジスタ46に接続された
ＡＮＤ回路素子47，48、ＡＮＤ回路素子47に接続された
ＯＲ回路素子49、ＡＮＤ回路素子48に接続されたＯＲ回
路素子50、ＯＲ回路素子49に接続されたＡＮＤ回路素子
51、ＯＲ回路素子50に接続されたＡＮＤ回路素子52、Ｏ
Ｒ回路素子49に接続されたＹＯレジスタ51、ＯＲ回路素
子50に接続されたＹＥレジスタ52、Ｘ1 ビット回路
Ｘ1 、Ｘ2 ビット回路Ｘ2 、ＹＯレジスタ51及びＹＥレ
ジスタ52に接続された乗算回路Ｍ1 、Ｘ3 ビット回路Ｘ
3 、Ｘ4 ビット回路Ｘ4 、ＹＯレジスタ51、ＹＥレジス
タ52、及び乗算回路Ｍ1 に接続された乗算回路Ｍ2 、Ｘ
5 ビット回路Ｘ5 、Ｘ6 ビット回路Ｘ6 、ＹＯレジスタ
51、ＹＥレジスタ52、及び乗算回路Ｍ2 に接続された乗
算回路Ｍ3 、．．、Ｘ2i-1ビット回路Ｘ2i-1、Ｘ2iビッ
ト回路Ｘ2i、ＹＯレジスタ51、ＹＥレジスタ52、及び乗
算回路Ｍi-1 に接続された乗算回路Ｍi 、．．、Ｘ2n-3
ビット回路Ｘ2n-3、Ｘ2n-2ビット回路Ｘ2n-2、ＹＯレジ
スタ51、ＹＥレジスタ52、及び乗算回路Ｍn-2 に接続さ
れた乗算回路Ｍn-1 、Ｘ2n-1ビット回路Ｘ2n-1、Ｘ2nビ
ット回路Ｘ2n、ＹＯレジスタ51、ＹＥレジスタ52、及び
乗算回路Ｍn-1 に接続された乗算回路Ｍn 、Ｗ1 ビット
回路Ｗ1 、Ｗ2 ビット回路Ｗ2 、Ｗ3 ビット回路Ｗ3 、
Ｗ4 ビット回路Ｗ4 、及び乗算回路Ｍ1 に接続された加
算回路Ａ1 、Ｗ3 ビット回路Ｗ3 、Ｗ4 ビット回路
Ｗ4 、Ｗ5 ビット回路Ｗ5 、Ｗ6 ビット回路Ｗ6 、及び
乗算回路Ｍ2 に接続された加算回路Ａ2 、Ｗ5 ビット回
路Ｗ5 、Ｗ6 ビット回路Ｗ6 、Ｗ7 ビット回路Ｗ7 、Ｗ
8 ビット回路Ｗ8 、及び乗算回路Ｍ3 に接続された加算
回路Ａ3 、．．、Ｗ2iビット回路Ｗ2i、Ｗ2i-1ビット回
路Ｗ2i-1、Ｗ2i+2ビット回路Ｗ2i+2、Ｗ2i+1ビット回路
Ｗ2i+1、及び乗算回路Ｍi に接続された加算回路
Ａi 、．．、Ｗ2n-2ビット回路Ｗ2n-2、Ｗ2n-3ビット回
路Ｗ2n-3、Ｗ2nビット回路Ｗ2n、Ｗ2n-1ビット回路Ｗ
2n-1、及び乗算回路Ｍn-1 に接続された加算回路
Ａn-1 、Ｗ2nビット回路Ｗ2n、Ｗ2n-1ビット回路
Ｗ2n-1、及び乗算回路Ｍn に接続された加算回路Ａn に
よって構成されている。
ＡＮＤ回路素子47，48、ＡＮＤ回路素子47に接続された
ＯＲ回路素子49、ＡＮＤ回路素子48に接続されたＯＲ回
路素子50、ＯＲ回路素子49に接続されたＡＮＤ回路素子
51、ＯＲ回路素子50に接続されたＡＮＤ回路素子52、Ｏ
Ｒ回路素子49に接続されたＹＯレジスタ51、ＯＲ回路素
子50に接続されたＹＥレジスタ52、Ｘ1 ビット回路
Ｘ1 、Ｘ2 ビット回路Ｘ2 、ＹＯレジスタ51及びＹＥレ
ジスタ52に接続された乗算回路Ｍ1 、Ｘ3 ビット回路Ｘ
3 、Ｘ4 ビット回路Ｘ4 、ＹＯレジスタ51、ＹＥレジス
タ52、及び乗算回路Ｍ1 に接続された乗算回路Ｍ2 、Ｘ
5 ビット回路Ｘ5 、Ｘ6 ビット回路Ｘ6 、ＹＯレジスタ
51、ＹＥレジスタ52、及び乗算回路Ｍ2 に接続された乗
算回路Ｍ3 、．．、Ｘ2i-1ビット回路Ｘ2i-1、Ｘ2iビッ
ト回路Ｘ2i、ＹＯレジスタ51、ＹＥレジスタ52、及び乗
算回路Ｍi-1 に接続された乗算回路Ｍi 、．．、Ｘ2n-3
ビット回路Ｘ2n-3、Ｘ2n-2ビット回路Ｘ2n-2、ＹＯレジ
スタ51、ＹＥレジスタ52、及び乗算回路Ｍn-2 に接続さ
れた乗算回路Ｍn-1 、Ｘ2n-1ビット回路Ｘ2n-1、Ｘ2nビ
ット回路Ｘ2n、ＹＯレジスタ51、ＹＥレジスタ52、及び
乗算回路Ｍn-1 に接続された乗算回路Ｍn 、Ｗ1 ビット
回路Ｗ1 、Ｗ2 ビット回路Ｗ2 、Ｗ3 ビット回路Ｗ3 、
Ｗ4 ビット回路Ｗ4 、及び乗算回路Ｍ1 に接続された加
算回路Ａ1 、Ｗ3 ビット回路Ｗ3 、Ｗ4 ビット回路
Ｗ4 、Ｗ5 ビット回路Ｗ5 、Ｗ6 ビット回路Ｗ6 、及び
乗算回路Ｍ2 に接続された加算回路Ａ2 、Ｗ5 ビット回
路Ｗ5 、Ｗ6 ビット回路Ｗ6 、Ｗ7 ビット回路Ｗ7 、Ｗ
8 ビット回路Ｗ8 、及び乗算回路Ｍ3 に接続された加算
回路Ａ3 、．．、Ｗ2iビット回路Ｗ2i、Ｗ2i-1ビット回
路Ｗ2i-1、Ｗ2i+2ビット回路Ｗ2i+2、Ｗ2i+1ビット回路
Ｗ2i+1、及び乗算回路Ｍi に接続された加算回路
Ａi 、．．、Ｗ2n-2ビット回路Ｗ2n-2、Ｗ2n-3ビット回
路Ｗ2n-3、Ｗ2nビット回路Ｗ2n、Ｗ2n-1ビット回路Ｗ
2n-1、及び乗算回路Ｍn-1 に接続された加算回路
Ａn-1 、Ｗ2nビット回路Ｗ2n、Ｗ2n-1ビット回路
Ｗ2n-1、及び乗算回路Ｍn に接続された加算回路Ａn に
よって構成されている。
【００３５】上述した各ビット回路は、図４に示すよう
に、１ビットの遅延回路であるＤ型フリップフロップ
（以下、Ｄ回路と称する）53、Ｄ回路53に接続されたＯ
Ｒ回路素子54、ＯＲ回路素子54に接続されておりデ−タ
保持命令が入力されるＡＮＤ回路素子55、、ＯＲ回路素
子54に接続されておりシフト命令が入力されるＡＮＤ回
路素子56によって構成されている。
に、１ビットの遅延回路であるＤ型フリップフロップ
（以下、Ｄ回路と称する）53、Ｄ回路53に接続されたＯ
Ｒ回路素子54、ＯＲ回路素子54に接続されておりデ−タ
保持命令が入力されるＡＮＤ回路素子55、、ＯＲ回路素
子54に接続されておりシフト命令が入力されるＡＮＤ回
路素子56によって構成されている。
【００３６】次に、図３の乗算器の動作を説明する。
【００３７】図３の乗算器では、４値論理と２値論理の
いずれでも共通に使えるようになっているが、それらを
同時に使うことはないのでいずれかを用いることにな
る。ただし、２値論理と４値論理を組合せることはでき
る。
いずれでも共通に使えるようになっているが、それらを
同時に使うことはないのでいずれかを用いることにな
る。ただし、２値論理と４値論理を組合せることはでき
る。
【００３８】特に、図３の乗算器では、４値論理を用い
る場合は、２値論理に対して、入出力の信号数を半分
（1/2)にすることができる。なお、図３は、２値論理で
示されている。
る場合は、２値論理に対して、入出力の信号数を半分
（1/2)にすることができる。なお、図３は、２値論理で
示されている。
【００３９】図３の乗算器では、乗数ｎビットと被乗数
ｎビットの乗算は、２ｎビットでその結果を求めること
ができるが、ｎビット以上の乗算は、２ｎビットでは不
足するので、更に、図５に示すように、右へシフトされ
たデータを格納して並列出力することができるレジスタ
を備える必要がある。
ｎビットの乗算は、２ｎビットでその結果を求めること
ができるが、ｎビット以上の乗算は、２ｎビットでは不
足するので、更に、図５に示すように、右へシフトされ
たデータを格納して並列出力することができるレジスタ
を備える必要がある。
【００４０】通常の全ビットバイナリー並列乗算器で
は、ｎビット×ｎビットの乗算を実行するとき、一語長
はｎビットで、乗算結果は２ｎビットになるので、演算
時間は２ｎビットタイムかかることになるのに対して、
図３の乗算器では、一語長がｎビット同志の乗算であっ
ても、演算時間はｎビット・タイムでよく、乗算速度を
２倍にすることができる。このことは、物理的なクロッ
ク周波数を半分にしても、演算速度が変らないことを意
味する。
は、ｎビット×ｎビットの乗算を実行するとき、一語長
はｎビットで、乗算結果は２ｎビットになるので、演算
時間は２ｎビットタイムかかることになるのに対して、
図３の乗算器では、一語長がｎビット同志の乗算であっ
ても、演算時間はｎビット・タイムでよく、乗算速度を
２倍にすることができる。このことは、物理的なクロッ
ク周波数を半分にしても、演算速度が変らないことを意
味する。
【００４１】従って、図３の乗算器を用いた並列演算で
は入出力の信号数も多く、４値論理を適用すれば、信号
数を1/2 にできるので大規模集積回路（ＬＳＩ）化にも
有効である。
は入出力の信号数も多く、４値論理を適用すれば、信号
数を1/2 にできるので大規模集積回路（ＬＳＩ）化にも
有効である。
【００４２】図３の乗算器で用いられた方法を拡張して
考えると、４ビット単位＝２4 （16値）のときの並列乗
算では、同じｎビット×ｎビットの乗算を実行する場
合、乗算時間が（ｎ／４）ビット・タイム必要であり、
加算時間は（ｎ／４）ビット・タイムになるので、全体
の時間は（ｎ／２）ビット・タイムになる。即ち、乗算
速度を４倍にすることができる。
考えると、４ビット単位＝２4 （16値）のときの並列乗
算では、同じｎビット×ｎビットの乗算を実行する場
合、乗算時間が（ｎ／４）ビット・タイム必要であり、
加算時間は（ｎ／４）ビット・タイムになるので、全体
の時間は（ｎ／２）ビット・タイムになる。即ち、乗算
速度を４倍にすることができる。
【００４３】冗長ビットの発生はあるが３ビット単位＝
２3 （８値）の並列乗算では、乗算時間が（ｎ／３）ビ
ット・タイム必要であり、加算時間は（ｎ／３）ビット
・タイムになるので、全体の時間は、（２ｎ／３）ビッ
ト・タイムになる。即ち、乗算時間を３倍にすることが
できる。図６に示すように、多値に成れば成る程時間が
短くなり高速化が可能になる。
２3 （８値）の並列乗算では、乗算時間が（ｎ／３）ビ
ット・タイム必要であり、加算時間は（ｎ／３）ビット
・タイムになるので、全体の時間は、（２ｎ／３）ビッ
ト・タイムになる。即ち、乗算時間を３倍にすることが
できる。図６に示すように、多値に成れば成る程時間が
短くなり高速化が可能になる。
【００４４】上述した本発明の乗算器によれば、２値論
理でも４値論理でも共通に使えるが、４値論理を用いる
場合は２値論理に対して入出力の信号数を半分（1/2)に
することができる。
理でも４値論理でも共通に使えるが、４値論理を用いる
場合は２値論理に対して入出力の信号数を半分（1/2)に
することができる。
【００４５】まず、４値論理を用いる場合には、
【００４６】
【表１】
【００４７】これを表わす論理式は、次式（１）のよう
になる。
になる。
【００４８】
【数１】
【００４９】式（１）をロジック回路で表わすと図７の
ようになる。
ようになる。
【００５０】図７でΛはＡＮＤ回路、ＶはＯＲ回路をそ
れぞれ表している。
れぞれ表している。
【００５１】乗算器のロジック回路で使われている
Ｘ0 ，Ｘ1/3 ，Ｘ2/3 ，Ｘ1 ，Ｙ0 ，Ｙ1/3 ，Ｙ2/3 ，
Ｙ1 ，Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は、それぞれ等値回路を示
しており、例えば、Ｘ入力が０，1/3 ，2/3 ，１である
ときは、それぞれの入力に対して、その出力が１になる
ような回路である。このことはＹについても同じことで
ある。Ｃについては、０，1/3 ，2/3 の入力があるとき
は、それぞれに対して１を出力する回路である。
Ｘ0 ，Ｘ1/3 ，Ｘ2/3 ，Ｘ1 ，Ｙ0 ，Ｙ1/3 ，Ｙ2/3 ，
Ｙ1 ，Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は、それぞれ等値回路を示
しており、例えば、Ｘ入力が０，1/3 ，2/3 ，１である
ときは、それぞれの入力に対して、その出力が１になる
ような回路である。このことはＹについても同じことで
ある。Ｃについては、０，1/3 ，2/3 の入力があるとき
は、それぞれに対して１を出力する回路である。
【００５２】次に、２値論理を用いる場合には、図８に
おけるＸ0 ，Ｘ1/3 ，Ｘ2/3 ，Ｘ1 、Ｙ0 ，Ｙ1/3 ，Ｙ
2/3 ，Ｙ1 、Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は、乗算器のロジッ
ク回路で使われているＸ0 ，Ｘ1/3 ，Ｘ2/3 ，Ｘ1 、Ｙ
0 ，Ｙ1/3 ，Ｙ2/3 ，Ｙ1 、Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は論
理的には同一であるが物理的には異なる回路である。
おけるＸ0 ，Ｘ1/3 ，Ｘ2/3 ，Ｘ1 、Ｙ0 ，Ｙ1/3 ，Ｙ
2/3 ，Ｙ1 、Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は、乗算器のロジッ
ク回路で使われているＸ0 ，Ｘ1/3 ，Ｘ2/3 ，Ｘ1 、Ｙ
0 ，Ｙ1/3 ，Ｙ2/3 ，Ｙ1 、Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は論
理的には同一であるが物理的には異なる回路である。
【００５３】続いて、乗算器のロジック(logic) を説明
する。
する。
【００５４】いま、等値論理である（Ｘ ０），（Ｘ
1/3)，（Ｘ 2/3)，（Ｘ １）を、Ｘ0 ，Ｘ1/3 ，Ｘ
2/3 ，Ｘ1 で表わし、（Ｙ ０），（Ｙ 1/3)，（Ｙ
2/3)，（Ｙ １）をＹ0 ，Ｙ1/3 ，Ｙ2/3 ，Ｙ1 で表わ
し、更に（Ｃ ０），（Ｃ 1/3)，（Ｃ 2/3)をＣ0 ，
Ｃ1/3 ，Ｃ2/3 でそれぞれ表すことにすると、乗算器の
出力Ｚ2 ，Ｚ1 とキャリ出力Ｃ2 ，Ｃ1 は、表２、表３
で示すことができる。
1/3)，（Ｘ 2/3)，（Ｘ １）を、Ｘ0 ，Ｘ1/3 ，Ｘ
2/3 ，Ｘ1 で表わし、（Ｙ ０），（Ｙ 1/3)，（Ｙ
2/3)，（Ｙ １）をＹ0 ，Ｙ1/3 ，Ｙ2/3 ，Ｙ1 で表わ
し、更に（Ｃ ０），（Ｃ 1/3)，（Ｃ 2/3)をＣ0 ，
Ｃ1/3 ，Ｃ2/3 でそれぞれ表すことにすると、乗算器の
出力Ｚ2 ，Ｚ1 とキャリ出力Ｃ2 ，Ｃ1 は、表２、表３
で示すことができる。
【００５５】
【表２】
【００５６】表２は、乗算器出力＜Ｚ＞の論理式も表わ
している。＜Ｚ＞の０，１，２，３に対応して、
（Ｚ2 ，Ｚ1 ）は、それぞれ（０，０），（０，１），
（１，０）（１，１）になっている。また、表中のブラ
ンクは０である。
している。＜Ｚ＞の０，１，２，３に対応して、
（Ｚ2 ，Ｚ1 ）は、それぞれ（０，０），（０，１），
（１，０）（１，１）になっている。また、表中のブラ
ンクは０である。
【００５７】
【表３】
【００５８】表３は、キャリー出力＜Ｃ＞の論理式も表
わしている。＜Ｃ＞の０，１，２に対応して、（Ｃ2 ，
Ｃ1 ）は、それぞれ（０，０），（０，１）（１，０）
になっている。また、表中のブランクは０である。
わしている。＜Ｃ＞の０，１，２に対応して、（Ｃ2 ，
Ｃ1 ）は、それぞれ（０，０），（０，１）（１，０）
になっている。また、表中のブランクは０である。
【００５９】上述した乗算器で乗算を実行するときには
加算器も必要になるが、上記第１実施例の乗算器では、
図９に示す加算器を使用する。
加算器も必要になるが、上記第１実施例の乗算器では、
図９に示す加算器を使用する。
【００６０】出力＜Ｚ＞と、キャリ＜Ｃ＞のロジックか
ら乗算器を構成すると、図１０の乗算回路になる。
ら乗算器を構成すると、図１０の乗算回路になる。
【００６１】図１０の乗算回路では、時間ｔ2i-1（ｉ＝
１，２，３，……，ｎ）毎に２ビット並列に乗算される
ので、表１と表２で示される乗算出力＜Ｚ＞、即ち、
（Ｚ2 ，Ｚ1 ）の論理式に、時間ｔ2i-1が論理積され
る。
１，２，３，……，ｎ）毎に２ビット並列に乗算される
ので、表１と表２で示される乗算出力＜Ｚ＞、即ち、
（Ｚ2 ，Ｚ1 ）の論理式に、時間ｔ2i-1が論理積され
る。
【００６２】同様に、キャリ出力＜Ｃ＞、即ち、
（Ｃ2 ，Ｃ1 ）に対しても時間ｔ2i-1が論理積される。
このことは図７のロジック変換回路または図８のバイナ
リ入力回路に用いられる。また、キャリ出力＜Ｃ＞は、
時間ｔ2iで発生して、次の時間ｔ2i-1の乗算出力と加算
されるので、Ｃ2 ｔ2i、Ｃ1 ｔ2iがＯＲ回路素子にＯＲ
入力される。
（Ｃ2 ，Ｃ1 ）に対しても時間ｔ2i-1が論理積される。
このことは図７のロジック変換回路または図８のバイナ
リ入力回路に用いられる。また、キャリ出力＜Ｃ＞は、
時間ｔ2iで発生して、次の時間ｔ2i-1の乗算出力と加算
されるので、Ｃ2 ｔ2i、Ｃ1 ｔ2iがＯＲ回路素子にＯＲ
入力される。
【００６３】乗算出力＜Ｚ＞の（Ｚ2 ，Ｚ1 ）は、図１
１のロジック変換回路または図１２のバイナリ入力回路
に入力されて、図９の加算回路に用いられる。
１のロジック変換回路または図１２のバイナリ入力回路
に入力されて、図９の加算回路に用いられる。
【００６４】ここで、乗算器では、図７のロジック回路
または図８のバイナリ入力回路のいずれか一方が使われ
るが、同時に使われることはない。このことは図１１の
ロジック変換回路や図１２のバイナリ入力回路について
も同様である。
または図８のバイナリ入力回路のいずれか一方が使われ
るが、同時に使われることはない。このことは図１１の
ロジック変換回路や図１２のバイナリ入力回路について
も同様である。
【００６５】本発明の乗算器は、４値論理及び２値論理
に対して共通に使えるようになっているので、いずれか
を用いることになるが、４値論理及び２値論理を組合せ
て用いることもできる。加えて、２ｎビット目（最終ビ
ット）でキャリ出力（Ｃ2 ，Ｃ1 ）が発生する場合があ
るので、Ｃ2 ｔ2n+1やＣ1 ｔ2n+1が出力（Ｚ2，Ｚ1 ）
にＯＲ入力されている。
に対して共通に使えるようになっているので、いずれか
を用いることになるが、４値論理及び２値論理を組合せ
て用いることもできる。加えて、２ｎビット目（最終ビ
ット）でキャリ出力（Ｃ2 ，Ｃ1 ）が発生する場合があ
るので、Ｃ2 ｔ2n+1やＣ1 ｔ2n+1が出力（Ｚ2，Ｚ1 ）
にＯＲ入力されている。
【００６６】上述したように４値論理の場合には、図１
１に示したロジック変換回路を用いる。また、２値論理
の場合には、図１２に示したバイナリ入力回路を用いる
と共に、図１２のバイナリ入力回路からの出力Ｗと出力
Ｚとの乗算結果ＷＺを実行するために図９の加算器を用
いる。
１に示したロジック変換回路を用いる。また、２値論理
の場合には、図１２に示したバイナリ入力回路を用いる
と共に、図１２のバイナリ入力回路からの出力Ｗと出力
Ｚとの乗算結果ＷＺを実行するために図９の加算器を用
いる。
【００６７】上述した第１実施例の２ビット並列直列型
乗算器は、図９の加算回路と図１０の乗算回路によって
構成されている。
乗算器は、図９の加算回路と図１０の乗算回路によって
構成されている。
【００６８】上述した第２実施例の完全２ビット並列直
列型乗算器では、図２の回路を構成しているＸＯレジス
タ28，ＸＥレジスタ28，ＹＯレジスタ37，ＹＥレジスタ
38で示される各レジスタのビット間は、図１３に示すよ
うになっている。なお、ここでは、Ｘo はＸodd ，ＸＥ
はＸEven，ＹO はＹodd 、ＹＥはＹEvenの状態を想定し
ている。
列型乗算器では、図２の回路を構成しているＸＯレジス
タ28，ＸＥレジスタ28，ＹＯレジスタ37，ＹＥレジスタ
38で示される各レジスタのビット間は、図１３に示すよ
うになっている。なお、ここでは、Ｘo はＸodd ，ＸＥ
はＸEven，ＹO はＹodd 、ＹＥはＹEvenの状態を想定し
ている。
【００６９】４値論理を用いる場合には、図１４の乗算
回路への入力は、図１５に示すようになり、図１６の加
算回路への入力は、図１７に示すようになる。
回路への入力は、図１５に示すようになり、図１６の加
算回路への入力は、図１７に示すようになる。
【００７０】また、２値論理を用いる場合には、図１４
の乗算回路への入力は、図１８に示すようになり、図１
６の加算回路への入力は、図１９に示すようになる。
の乗算回路への入力は、図１８に示すようになり、図１
６の加算回路への入力は、図１９に示すようになる。
【００７１】図１４の乗算回路では、時間ｔi において
キャリーが発生し、次のビットの乗算出力と加算される
ので、キャリ出力＜Ｃ＞、即ち、（Ｃ2 ，Ｃ1 ）は図１
４のようになる。また、（ｉ＝１，２，３，……ｎ）に
対して、時間ｔn+1 でキャリが出力される場合があるの
で、Ｃ2 ｔn+1 やＣ1 ｔn+1 が出力（Ｚ2 ，Ｚ1 ）にＯ
Ｒ入力される。
キャリーが発生し、次のビットの乗算出力と加算される
ので、キャリ出力＜Ｃ＞、即ち、（Ｃ2 ，Ｃ1 ）は図１
４のようになる。また、（ｉ＝１，２，３，……ｎ）に
対して、時間ｔn+1 でキャリが出力される場合があるの
で、Ｃ2 ｔn+1 やＣ1 ｔn+1 が出力（Ｚ2 ，Ｚ1 ）にＯ
Ｒ入力される。
【００７２】図１６の加算回路では、時間ｔi でキャリ
が発生し、次のビットの加算出力と加算されるので、キ
ャリ出力Ｃ″は図のようになる。また、時間ｔn+1 でキ
ャリが出力される場合があるので、Ｃ″ｔn+1 がＷにＯ
Ｒ入力されている。
が発生し、次のビットの加算出力と加算されるので、キ
ャリ出力Ｃ″は図のようになる。また、時間ｔn+1 でキ
ャリが出力される場合があるので、Ｃ″ｔn+1 がＷにＯ
Ｒ入力されている。
【００７３】上述した第３実施例の完全２ビット並列全
ビット並列型乗算器では、４値論理を用いる場合には、
図２０の乗算回路への入力は、図２１のようになり、図
２２の加算回路への入力は、図２３のようになる。
ビット並列型乗算器では、４値論理を用いる場合には、
図２０の乗算回路への入力は、図２１のようになり、図
２２の加算回路への入力は、図２３のようになる。
【００７４】また、２値論理を用いる場合には、図２０
の乗算回路への入力は、図２４のようになり、図２２の
加算回路への入力は、図２５のようになる。
の乗算回路への入力は、図２４のようになり、図２２の
加算回路への入力は、図２５のようになる。
【００７５】図２２の加算回路では、最上位ビットでキ
ャリが出力される場合があるので、Ｗ2i-1にＣ′n がＯ
Ｒ入力されている。
ャリが出力される場合があるので、Ｗ2i-1にＣ′n がＯ
Ｒ入力されている。
【００７６】図２２の加算回路において、並列演算であ
るので、Ｃ´i-1は前段からのキャリ出力であって、Ｃ
´i は、次段のキャリ入力になっている。また、図２０
の乗算回路では、図２１または図２４に示されるＣ2i-2
とＣ2i-3は前段からのキャリー出力であって、Ｃ2iやＣ
2i-1は次段へのキャリ入力になっている。そして出力＜
Ｚ＞つまり（Ｚ2i，Ｚ2i-1）には、最終段２ｎと２ｎ−
１におけるキャリ出力Ｃ2n，Ｃ2n-1がそれぞれのＯＲ入
力されている。
るので、Ｃ´i-1は前段からのキャリ出力であって、Ｃ
´i は、次段のキャリ入力になっている。また、図２０
の乗算回路では、図２１または図２４に示されるＣ2i-2
とＣ2i-3は前段からのキャリー出力であって、Ｃ2iやＣ
2i-1は次段へのキャリ入力になっている。そして出力＜
Ｚ＞つまり（Ｚ2i，Ｚ2i-1）には、最終段２ｎと２ｎ−
１におけるキャリ出力Ｃ2n，Ｃ2n-1がそれぞれのＯＲ入
力されている。
【００７７】ＹＯレジスタとＹＥレジスタにおいて、各
ビット間は図２６に示すようになっている。
ビット間は図２６に示すようになっている。
【００７８】上述した第１実施例から第３実施例までの
各乗算器に用いられている小数点方法には浮動小数点方
法と固定小数点方法がある。
各乗算器に用いられている小数点方法には浮動小数点方
法と固定小数点方法がある。
【００７９】ここでは、一例として、浮動小数点方法に
ついて説明する。
ついて説明する。
【００８０】いま、被演算数の仮数部Ｘは、Ｘレジスタ
の最上位桁から入っているものとし、演算数の仮数部Ｙ
は、Ｙレジスタの最上位桁から入っているものとする。
また、それぞれの指数部は、ｘとｙで示すものとする。
の最上位桁から入っているものとし、演算数の仮数部Ｙ
は、Ｙレジスタの最上位桁から入っているものとする。
また、それぞれの指数部は、ｘとｙで示すものとする。
【００８１】このとき、乗算の場合には次のような処理
が行なわれる。即ち、
が行なわれる。即ち、
【００８２】
【数２】
【００８３】ここで、Ｘの符号ビットをＸs ，Ｙの符号
ビットをＹs としてｘ，ｙの符号ビットをそれぞれ
ｘs ，ｙs で示すことにすると、仮数部の符号Ｗs は、
ビットをＹs としてｘ，ｙの符号ビットをそれぞれ
ｘs ，ｙs で示すことにすると、仮数部の符号Ｗs は、
【００８４】
【数３】
【００８５】となる。また、指数部については、表４の
ようになる。なお、ｘ≧０，ｙ≧０とする。
ようになる。なお、ｘ≧０，ｙ≧０とする。
【００８６】
【表４】
【００８７】ここで、ｐは乗算結果の仮数部Ｗの指数部
を示し、ｐｓは、ｐの符号ビットを示している。
を示し、ｐｓは、ｐの符号ビットを示している。
【００８８】これをフローチャートにすると、図２７の
ようになる。図２７のフローチャートで仮数部Ｘと仮数
部Ｙとの乗算によって、最上位桁から、キャリが発生す
る場合があるので、ｐ＋１→ｐが実行される。図２７の
フローチャート（ステップＳ１〜Ｓ１３）及びそれぞれ
の処理を実現する回路は、通常の手段で構成できるの
で、説明を省略する。
ようになる。図２７のフローチャートで仮数部Ｘと仮数
部Ｙとの乗算によって、最上位桁から、キャリが発生す
る場合があるので、ｐ＋１→ｐが実行される。図２７の
フローチャート（ステップＳ１〜Ｓ１３）及びそれぞれ
の処理を実現する回路は、通常の手段で構成できるの
で、説明を省略する。
【００８９】上述したような処理は、固定小数点方法の
場合についても、同じように実現することができる。
場合についても、同じように実現することができる。
【００９０】
【発明の効果】第１発明の乗算器は、記憶されているデ
−タをシフトして複数のデ−タを出力するレジスタ変換
手段と、レジスタ変換手段に接続されておりレジスタ変
換手段からの出力を乗算する乗算手段と、乗算手段に接
続されており乗算手段から出力された乗算結果を特定の
方法に基づいて加算する加算手段と、加算手段に接続さ
れており加算手段からの出力をシフトして送る第１シフ
ト手段と、加算手段に接続されておりシフト手段に基づ
いてシフトされた加算手段からの出力を記憶する第１レ
ジスタと、第１レジスタに接続されており第１レジスタ
からの出力をシフトして送る第２シフト手段と、第２シ
フト手段に接続されており第２シフト手段からの出力を
更にシフトする第３シフト手段と、第２シフト手段に接
続されておりシフトされた第１レジスタからの出力を記
憶する第２レジスタとを備えているので、乗算速度を２
倍にでき、クロック周波数を半分にしても乗算速度を低
下させることなく動作の安定性を向上させることができ
る。
−タをシフトして複数のデ−タを出力するレジスタ変換
手段と、レジスタ変換手段に接続されておりレジスタ変
換手段からの出力を乗算する乗算手段と、乗算手段に接
続されており乗算手段から出力された乗算結果を特定の
方法に基づいて加算する加算手段と、加算手段に接続さ
れており加算手段からの出力をシフトして送る第１シフ
ト手段と、加算手段に接続されておりシフト手段に基づ
いてシフトされた加算手段からの出力を記憶する第１レ
ジスタと、第１レジスタに接続されており第１レジスタ
からの出力をシフトして送る第２シフト手段と、第２シ
フト手段に接続されており第２シフト手段からの出力を
更にシフトする第３シフト手段と、第２シフト手段に接
続されておりシフトされた第１レジスタからの出力を記
憶する第２レジスタとを備えているので、乗算速度を２
倍にでき、クロック周波数を半分にしても乗算速度を低
下させることなく動作の安定性を向上させることができ
る。
【００９１】第２発明の乗算器は、記憶されているデ−
タをシフトしてシフトされたデ−タを出力するレジスタ
変換手段と、第１デ−タを所定の方法に基づいて出力す
る複数の第１デ−タ出力手段と、レジスタ変換手段及び
第１デ−タ出力手段に接続されておりレジスタ変換手段
からの出力及び第１デ−タ出力手段からの出力を乗算す
る複数の乗算手段と、第２デ−タを所定の方法に基づい
て出力する複数の第２デ−タ出力手段と、乗算手段に接
続されており乗算手段からの出力、第２デ−タ出力手段
からの出力、並びに特定の入力を加算して隣接して配置
された他の第２デ−タ出力手段に出力する複数の加算手
段とを備えており、複数の加算手段のうち最端に配置さ
れた加算手段は、乗算手段からの出力及び特定の入力を
加算して隣接して配置された第２デ−タ出力手段に出力
するので、乗算速度を２倍にでき、クロック周波数を半
分にしても乗算速度を低下させることなく動作の安定性
を向上させることができる。
タをシフトしてシフトされたデ−タを出力するレジスタ
変換手段と、第１デ−タを所定の方法に基づいて出力す
る複数の第１デ−タ出力手段と、レジスタ変換手段及び
第１デ−タ出力手段に接続されておりレジスタ変換手段
からの出力及び第１デ−タ出力手段からの出力を乗算す
る複数の乗算手段と、第２デ−タを所定の方法に基づい
て出力する複数の第２デ−タ出力手段と、乗算手段に接
続されており乗算手段からの出力、第２デ−タ出力手段
からの出力、並びに特定の入力を加算して隣接して配置
された他の第２デ−タ出力手段に出力する複数の加算手
段とを備えており、複数の加算手段のうち最端に配置さ
れた加算手段は、乗算手段からの出力及び特定の入力を
加算して隣接して配置された第２デ−タ出力手段に出力
するので、乗算速度を２倍にでき、クロック周波数を半
分にしても乗算速度を低下させることなく動作の安定性
を向上させることができる。
【００９２】上記乗算器は、２値信号又は３値以上の４
値信号などの多値信号に対しても共用でき、乗算速度を
高速化することができる。
値信号などの多値信号に対しても共用でき、乗算速度を
高速化することができる。
【図１】本発明の乗算器の第１実施例である２ビット並
列直列型乗算器の構成を示すブロック図である。
列直列型乗算器の構成を示すブロック図である。
【図２】本発明の乗算器の第２実施例である完全２ビッ
ト並列直列型乗算器の構成を示すブロック図である。
ト並列直列型乗算器の構成を示すブロック図である。
【図３】本発明の乗算器の第３実施例である２ビット単
位全ビット並列型乗算器の構成を示すブロック図であ
る。
位全ビット並列型乗算器の構成を示すブロック図であ
る。
【図４】図３の乗算器を構成するビット回路の一構成例
を示すブロック図である。
を示すブロック図である。
【図５】図３の乗算器を構成する下位２ｎビット回路の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図６】本発明の乗算器による乗算時間と従来の乗算器
による乗算時間とを比較した説明図である。
による乗算時間とを比較した説明図である。
【図７】図１の乗算器に適用されるロジック変換回路の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図８】図１の乗算器に適用されるバイナリ入力回路の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図９】図１の乗算器に適用される加算回路の一構成例
を示すブロック図である。
を示すブロック図である。
【図１０】図１の乗算器に適用される乗算回路の一構成
例を示すブロック図である。
例を示すブロック図である。
【図１１】図１の乗算器に適用されるロジック変換回路
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図１２】図１の乗算器に適用されるバイナリ入力回路
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図１３】図２の各レジスタのビット間を説明するため
のブロック図である。
のブロック図である。
【図１４】図２の乗算器に適用される乗算回路の一構成
例を示すブロック図である。
例を示すブロック図である。
【図１５】図１４の乗算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図１６】図２の乗算器に適用される加算回路の一構成
例を示すブロック図である。
例を示すブロック図である。
【図１７】図１６の加算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図１８】図１４の乗算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図１９】図１６の加算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図２０】図３の乗算器に適用される乗算回路の一構成
例を示すブロック図である。
例を示すブロック図である。
【図２１】図２０の乗算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図２２】図３の乗算器に適用される加算回路の一構成
例を示すブロック図である。
例を示すブロック図である。
【図２３】図２２の加算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図２４】図２０の乗算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図２５】図２２の加算回路への入力を説明するための
ブロック図である。
ブロック図である。
【図２６】図３の各ビット間の接続を説明するためのブ
ロック図である。
ロック図である。
【図２７】本発明の乗算器による仮数部と指数部の処理
を説明するためのフロ−チャ−トである。
を説明するためのフロ−チャ−トである。
【符号の説明】 11，12，16，19 レジスタ 13，17，18，20 ＡＮＤ回路素子 14 乗算回路 15 加算回路 ＲＣ レジスタ変換回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
Claims (3)
- 【請求項１】 記憶されているデ−タをシフトして複数
のデ−タを出力するレジスタ変換手段と、前記レジスタ
変換手段に接続されており当該レジスタ変換手段からの
出力を乗算する乗算手段と、前記乗算手段に接続されて
おり当該乗算手段から出力された乗算結果を特定の方法
に基づいて加算する加算手段と、前記加算手段に接続さ
れており当該加算手段からの出力をシフトして送る第１
シフト手段と、前記加算手段に接続されており前記シフ
ト手段に基づいてシフトされた該加算手段からの出力を
記憶する第１レジスタと、前記第１レジスタに接続され
ており当該第１レジスタからの出力をシフトして送る第
２シフト手段と、前記第２シフト手段に接続されており
当該第２シフト手段からの出力を更にシフトする第３シ
フト手段と、前記第２シフト手段に接続されており前記
シフトされた第１レジスタからの出力を記憶する第２レ
ジスタとを備えていることを特徴とする乗算器。 - 【請求項２】 記憶されているデ−タをシフトして当該
シフトされたデ−タを出力するレジスタ変換手段と、第
１デ−タを所定の方法に基づいて出力する複数の第１デ
−タ出力手段と、前記レジスタ変換手段及び前記第１デ
−タ出力手段に接続されており該レジスタ変換手段から
の出力及び該第１デ−タ出力手段からの出力を乗算する
複数の乗算手段と、第２デ−タを所定の方法に基づいて
出力する複数の第２デ−タ出力手段と、前記乗算手段に
接続されており該乗算手段からの出力、前記第２デ−タ
出力手段からの出力、並びに特定の入力を加算して隣接
して配置された他の該第２デ−タ出力手段に出力する複
数の加算手段とを備えており、前記複数の加算手段のう
ち最端に配置された該加算手段は、前記乗算手段からの
出力及び前記特定の入力を加算して隣接して配置された
前記第２デ−タ出力手段に出力することを特徴とする乗
算器。 - 【請求項３】 前記記憶されているデ−タが２値信号又
は３値以上の４値信号などの多値信号であることを特徴
とする請求項１または２に記載の乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32320591A JP3256251B2 (ja) | 1991-12-06 | 1991-12-06 | 乗算器 |
| US07/984,695 US5289399A (en) | 1991-12-06 | 1992-12-02 | Multiplier for processing multi-valued data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32320591A JP3256251B2 (ja) | 1991-12-06 | 1991-12-06 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05158659A true JPH05158659A (ja) | 1993-06-25 |
| JP3256251B2 JP3256251B2 (ja) | 2002-02-12 |
Family
ID=18152219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32320591A Expired - Fee Related JP3256251B2 (ja) | 1991-12-06 | 1991-12-06 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5289399A (ja) |
| JP (1) | JP3256251B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467298A (en) * | 1992-11-26 | 1995-11-14 | Sharp Kabushiki Kaisha | Multivalued adder having capability of sharing plural multivalued signals |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438533A (en) * | 1992-10-28 | 1995-08-01 | Sharp Kabushiki Kaisha | Multivalued multiplier for binary and multivalued logic data |
| JPH06161712A (ja) * | 1992-11-18 | 1994-06-10 | Sharp Corp | 多値減算器 |
| US5524088A (en) * | 1993-06-30 | 1996-06-04 | Sharp Kabushiki Kaisha | Multi-functional operating circuit providing capability of freely combining operating functions |
| US5740344A (en) * | 1996-02-08 | 1998-04-14 | Itri-Industrial Technology Research Institute | Texture filter apparatus for computer graphics system |
| WO2001011538A2 (en) * | 1999-08-09 | 2001-02-15 | Preeth Kumar Patil | Discrete computer system |
| US7562106B2 (en) * | 2004-08-07 | 2009-07-14 | Ternarylogic Llc | Multi-value digital calculating circuits, including multipliers |
| US20070239811A1 (en) * | 2006-04-05 | 2007-10-11 | Leo Bredehoft | Multiplication by one from a set of constants using simple circuitry |
| CN108268240A (zh) * | 2017-01-03 | 2018-07-10 | 胡五生 | 多值寄存器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3617723A (en) * | 1970-02-25 | 1971-11-02 | Collins Radio Co | Digitalized multiplier |
| US3805043A (en) * | 1972-10-11 | 1974-04-16 | Bell Telephone Labor Inc | Serial-parallel binary multiplication using pairwise addition |
| JPS5938849A (ja) * | 1982-08-27 | 1984-03-02 | Fujitsu Ltd | 演算回路 |
| US4796219A (en) * | 1987-06-01 | 1989-01-03 | Motorola, Inc. | Serial two's complement multiplier |
| US5021987A (en) * | 1989-08-31 | 1991-06-04 | General Electric Company | Chain-serial matrix multipliers |
-
1991
- 1991-12-06 JP JP32320591A patent/JP3256251B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-02 US US07/984,695 patent/US5289399A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467298A (en) * | 1992-11-26 | 1995-11-14 | Sharp Kabushiki Kaisha | Multivalued adder having capability of sharing plural multivalued signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3256251B2 (ja) | 2002-02-12 |
| US5289399A (en) | 1994-02-22 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20091130 Year of fee payment: 8 |
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| LAPS | Cancellation because of no payment of annual fees |