JPH05160357A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05160357A JPH05160357A JP3324856A JP32485691A JPH05160357A JP H05160357 A JPH05160357 A JP H05160357A JP 3324856 A JP3324856 A JP 3324856A JP 32485691 A JP32485691 A JP 32485691A JP H05160357 A JPH05160357 A JP H05160357A
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- JP
- Japan
- Prior art keywords
- power supply
- logic circuit
- field effect
- effect transistor
- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は電源電圧を低電圧化した場合
の論理回路の高速化を図ることができる論理回路のレイ
アウト方法を提供することである。 【構成】 本発明は論理回路を構成する第１の電界効果
トランジスタ（Ｍ1，Ｍ 4 ）より閾値電圧の大きい第２
の電界効果トランジスタ（Ｍ2 ，Ｍ3 ）のドレインの面
積を論理回路を構成する第１の電界効果トランジスタの
面積よりも大きくする構成である。
の論理回路の高速化を図ることができる論理回路のレイ
アウト方法を提供することである。 【構成】 本発明は論理回路を構成する第１の電界効果
トランジスタ（Ｍ1，Ｍ 4 ）より閾値電圧の大きい第２
の電界効果トランジスタ（Ｍ2 ，Ｍ3 ）のドレインの面
積を論理回路を構成する第１の電界効果トランジスタの
面積よりも大きくする構成である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、閾値電圧の異なるＭＯＳトランジスタで構成され、
電源電圧が１Ｖ以下で低電圧動作可能な半導体装置に関
する。
に、閾値電圧の異なるＭＯＳトランジスタで構成され、
電源電圧が１Ｖ以下で低電圧動作可能な半導体装置に関
する。
【０００２】
【従来の技術】図５は本発明者が先に提案したインバー
タ回路の回路構成を示す（特願平３−３１１００７）。
先願の低電圧論理回路には高閾値電圧及び低閾値電圧の
それぞれの電圧値を有するトランジスタで構成されたイ
ンバータ回路がある。同図に示す例は、インバータ回路
を構成するトランジスタＭ6 ，Ｍ7 の閾値電圧を小さく
することにより、インバータ回路の高速化を図り制御ト
ランジスタＭ5 ，Ｍ8 の閾値電圧を大きくすることによ
って、非動作時の消費電力を削減している。
タ回路の回路構成を示す（特願平３−３１１００７）。
先願の低電圧論理回路には高閾値電圧及び低閾値電圧の
それぞれの電圧値を有するトランジスタで構成されたイ
ンバータ回路がある。同図に示す例は、インバータ回路
を構成するトランジスタＭ6 ，Ｍ7 の閾値電圧を小さく
することにより、インバータ回路の高速化を図り制御ト
ランジスタＭ5 ，Ｍ8 の閾値電圧を大きくすることによ
って、非動作時の消費電力を削減している。
【０００３】図６は図５のインバータ回路を先の提案の
レイアウト方法で実現した場合の例を示す。図６中、点
線で示される外部電源ＶDDの電源線ｙ１及び外部電源Ｖ
ssの電源線ｙ２はアルミ配線である。また、制御信号Ｃ
ＳＢ，ＣＳの信号線はアルミ配線によりコンタクトａ、
ａ’でポリシリコン配線１７，１８と結線されており、
ｐチャネルＭＯＳトランジスタの拡散層６０と、ｎチャ
ネルＭＯＳトランジスタの拡散層６１はポリシリコン配
線によりコンタクトａで接続されている。２つのポリシ
コン配線１７，１８間に図５に示すノードＮ１，Ｎ２に
対応するノードＮ１’，Ｎ２’が存在する。
レイアウト方法で実現した場合の例を示す。図６中、点
線で示される外部電源ＶDDの電源線ｙ１及び外部電源Ｖ
ssの電源線ｙ２はアルミ配線である。また、制御信号Ｃ
ＳＢ，ＣＳの信号線はアルミ配線によりコンタクトａ、
ａ’でポリシリコン配線１７，１８と結線されており、
ｐチャネルＭＯＳトランジスタの拡散層６０と、ｎチャ
ネルＭＯＳトランジスタの拡散層６１はポリシリコン配
線によりコンタクトａで接続されている。２つのポリシ
コン配線１７，１８間に図５に示すノードＮ１，Ｎ２に
対応するノードＮ１’，Ｎ２’が存在する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記に
示すようにインバータ回路を図６に示すレイアウト方法
で実現した場合は、インバータ回路の内部の電源ノード
Ｎ１’及び電源ノードＮ２’の寄生容量が小さいため、
インバータ回路の動作時−非動作時のスイッチング時に
上記の電源ノードが変動して論理回路の遅延時間が増大
し、論理回路の高速化を妨げるという問題がある。
示すようにインバータ回路を図６に示すレイアウト方法
で実現した場合は、インバータ回路の内部の電源ノード
Ｎ１’及び電源ノードＮ２’の寄生容量が小さいため、
インバータ回路の動作時−非動作時のスイッチング時に
上記の電源ノードが変動して論理回路の遅延時間が増大
し、論理回路の高速化を妨げるという問題がある。
【０００５】本発明は上記の点に鑑みなされたもので、
電源電圧を低電圧化した場合の論理回路の高速化を図る
ことができる半導体装置を提供することを目的とする。
電源電圧を低電圧化した場合の論理回路の高速化を図る
ことができる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、電源電圧を低
電圧化した場合でも回路の高速化を図るために、以下の
構成を有する。論理回路を構成する第１の電界効果トラ
ンジスタより閾値電圧の大きい第２の電界効果トランジ
スタのドレインの面積を論理回路を構成する第１の電界
効果トランジスタの面積よりも大きくする。また、第２
の電界効果トランジスタの拡散層と論理回路を構成する
第１のトランジスタの拡散層を分離して配置する。ま
た、第２の電界効果トランジスタの基板濃度を前記論理
回路を構成する第１のトランジスタの基板濃度より大き
くする。
電圧化した場合でも回路の高速化を図るために、以下の
構成を有する。論理回路を構成する第１の電界効果トラ
ンジスタより閾値電圧の大きい第２の電界効果トランジ
スタのドレインの面積を論理回路を構成する第１の電界
効果トランジスタの面積よりも大きくする。また、第２
の電界効果トランジスタの拡散層と論理回路を構成する
第１のトランジスタの拡散層を分離して配置する。ま
た、第２の電界効果トランジスタの基板濃度を前記論理
回路を構成する第１のトランジスタの基板濃度より大き
くする。
【０００７】
【作用】本発明は、電源電圧を低電圧化した場合に、閾
値電圧の大きい電界効果トランジスタのドレインの面積
を、論理回路を構成する電界効果トランジスタより大き
くすることにより、インバータ回路の内部の電源線の寄
生容量の増加に伴い、一定の電圧を電源ノードに印加で
き、電源ノードの電圧が安定するため、回路動作の高速
化を図ることができる。また、閾値電圧の大きい電界効
果トランジスタの拡散層を、論理回路を構成する電界効
果トランジスタの拡散層と分離することによりトランジ
スタの接合容量が増加する。さらに、閾値電圧の大きい
電界効果トランジスタの基板濃度を上げることによりド
レイン部の接合容量が増加する。
値電圧の大きい電界効果トランジスタのドレインの面積
を、論理回路を構成する電界効果トランジスタより大き
くすることにより、インバータ回路の内部の電源線の寄
生容量の増加に伴い、一定の電圧を電源ノードに印加で
き、電源ノードの電圧が安定するため、回路動作の高速
化を図ることができる。また、閾値電圧の大きい電界効
果トランジスタの拡散層を、論理回路を構成する電界効
果トランジスタの拡散層と分離することによりトランジ
スタの接合容量が増加する。さらに、閾値電圧の大きい
電界効果トランジスタの基板濃度を上げることによりド
レイン部の接合容量が増加する。
【０００８】
【実施例】図１は本発明の第１の実施例のインバータ回
路を実現するためのレイアウトを示す図である。本実施
例のインバータ回路は、ｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタの拡散層１５、１６を
ポリシコン配線１７，１８により接続している。制御ト
ランジスタＭ4 ，Ｍ1 を接続しているポリシリコン配線
１７，１８の端は閾値電圧制御のための制御信号ＣＳＢ
及び制御信号ＣＳに接続されている。
路を実現するためのレイアウトを示す図である。本実施
例のインバータ回路は、ｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタの拡散層１５、１６を
ポリシコン配線１７，１８により接続している。制御ト
ランジスタＭ4 ，Ｍ1 を接続しているポリシリコン配線
１７，１８の端は閾値電圧制御のための制御信号ＣＳＢ
及び制御信号ＣＳに接続されている。
【０００９】本実施例は制御トランジスタＭ1 ，Ｍ4 に
閾値制御マスク層１０、１１を追加することにより、高
閾値電圧を実現している。また、論理回路を構成する内
部トランジスタＭ2 ，Ｍ3 に閾値制御マスク層が追加さ
れ、低閾値電圧を実現することも可能である。特に、本
実施例では制御トランジスタＭ1 ，Ｍ4 のドレイン面積
を、内部トランジスタＭ2 ，Ｍ3 のドレインの面積に比
べて大きくし、トランジスタの接合容量を増加させて電
源ノードの寄生容量を大きくしている。
閾値制御マスク層１０、１１を追加することにより、高
閾値電圧を実現している。また、論理回路を構成する内
部トランジスタＭ2 ，Ｍ3 に閾値制御マスク層が追加さ
れ、低閾値電圧を実現することも可能である。特に、本
実施例では制御トランジスタＭ1 ，Ｍ4 のドレイン面積
を、内部トランジスタＭ2 ，Ｍ3 のドレインの面積に比
べて大きくし、トランジスタの接合容量を増加させて電
源ノードの寄生容量を大きくしている。
【００１０】次に第１の実施例の動作の説明を行う。こ
こでは、制御信号ＣＳ，ＣＳＢが選択された場合につい
て説明する。制御トランジスタＭ1 ，Ｍ4 が導通状態と
なり、インバータ回路の電源ノードＮ１及び電源ノード
Ｎ２に電源電圧が印加され、インバータ回路が動作す
る。この時、インバータ回路を構成する内部トランジス
タＭ2 ，Ｍ3 の閾値電圧は小さく、且つ、電源ノードＮ
１及び電源ノードＮ２の寄生容量が大きいので、インバ
ータ回路は電源電圧が低下しても高速に動作する。
こでは、制御信号ＣＳ，ＣＳＢが選択された場合につい
て説明する。制御トランジスタＭ1 ，Ｍ4 が導通状態と
なり、インバータ回路の電源ノードＮ１及び電源ノード
Ｎ２に電源電圧が印加され、インバータ回路が動作す
る。この時、インバータ回路を構成する内部トランジス
タＭ2 ，Ｍ3 の閾値電圧は小さく、且つ、電源ノードＮ
１及び電源ノードＮ２の寄生容量が大きいので、インバ
ータ回路は電源電圧が低下しても高速に動作する。
【００１１】このように、閾値電圧の小さいＣＭＯＳ論
理回路と直列に閾値電圧の大きいＭＯＳトランジスタを
接続し、その電界効果トランジスタのドレインの容量を
閾値電圧の小さいＣＭＯＳ論理回路のトランジスタのド
レイン容量より大きくすることにより、内部電源線の寄
生容量が増加し、電源ノードの電圧が安定するため、回
路動作の高速化を図ることが可能となる。
理回路と直列に閾値電圧の大きいＭＯＳトランジスタを
接続し、その電界効果トランジスタのドレインの容量を
閾値電圧の小さいＣＭＯＳ論理回路のトランジスタのド
レイン容量より大きくすることにより、内部電源線の寄
生容量が増加し、電源ノードの電圧が安定するため、回
路動作の高速化を図ることが可能となる。
【００１２】次に、制御信号ＣＳ，ＣＳＢが非選択時の
場合を説明する。制御トランジスタＭ1 ，Ｍ4 が非導通
状態となり、インバータ回路の電源ノードＮ１及び電源
ノードＮ２には電源電圧には電源電圧が印加されないの
で、インバータ回路が非動作状態となる。このとき、制
御トランジスタＭ1 ，Ｍ4 の閾値電圧は内部トランジス
タＭ2 ，Ｍ3 に比べて大きく設定されているので、非動
作時の消費電力の増大はない。
場合を説明する。制御トランジスタＭ1 ，Ｍ4 が非導通
状態となり、インバータ回路の電源ノードＮ１及び電源
ノードＮ２には電源電圧には電源電圧が印加されないの
で、インバータ回路が非動作状態となる。このとき、制
御トランジスタＭ1 ，Ｍ4 の閾値電圧は内部トランジス
タＭ2 ，Ｍ3 に比べて大きく設定されているので、非動
作時の消費電力の増大はない。
【００１３】図２は本発明の第２の実施例のインバータ
回路をスタンダードセルで実現した場合の例を示す。本
実施例では、インバータ回路を２つのスタンダードセル
２１、２２で実現した例である。論理回路を構成する低
閾値トランジスタによるインバータをスタンダートセル
２１で実現し、制御トランジスタをスタンダードセル２
２で実現する。本実施例は、制御トランジスタＭ1 ，Ｍ
4 の拡散層２７, ２８と論理回路を構成する内部トラン
ジスタＭ2 ，Ｍ3 の拡散層２５、２６を分離してトラン
ジスタの接合容量を大きくすることにより、電源ノード
Ｎ１，電源ノードＮ２の寄生容量を増加させている。ま
た、配線幅の大きい擬似電源ＶA ，ＶB の擬似電源線ｘ
２，ｘ１で各スタンダードセルを接続することにより、
配線の寄生容量を増加させている。
回路をスタンダードセルで実現した場合の例を示す。本
実施例では、インバータ回路を２つのスタンダードセル
２１、２２で実現した例である。論理回路を構成する低
閾値トランジスタによるインバータをスタンダートセル
２１で実現し、制御トランジスタをスタンダードセル２
２で実現する。本実施例は、制御トランジスタＭ1 ，Ｍ
4 の拡散層２７, ２８と論理回路を構成する内部トラン
ジスタＭ2 ，Ｍ3 の拡散層２５、２６を分離してトラン
ジスタの接合容量を大きくすることにより、電源ノード
Ｎ１，電源ノードＮ２の寄生容量を増加させている。ま
た、配線幅の大きい擬似電源ＶA ，ＶB の擬似電源線ｘ
２，ｘ１で各スタンダードセルを接続することにより、
配線の寄生容量を増加させている。
【００１４】本実施例は第１の実施例に比べて、設計が
容易であり、擬似電源線ｘ２，ｘ１を用いることによ
り、寄生容量を増加できる利点がある。
容易であり、擬似電源線ｘ２，ｘ１を用いることによ
り、寄生容量を増加できる利点がある。
【００１５】図３は本発明の第３の実施例を説明するた
めの図である。本実施例は、制御トランジスタＭ1 ，Ｍ
4 の基板濃度を内部トランジスタＭ2 ，Ｍ3 の基板濃度
に比べて大きくする方法である。
めの図である。本実施例は、制御トランジスタＭ1 ，Ｍ
4 の基板濃度を内部トランジスタＭ2 ，Ｍ3 の基板濃度
に比べて大きくする方法である。
【００１６】同図（ａ）は基板濃度を高濃度化するため
の方法を示し、（ｂ）は閾値電圧を調整するための方法
を示す。同図（ａ）の基板濃度は、制御トランジスタ部
３２の拡散層３１に基板濃度を高濃度化するためイオン
打ち込みを行うことにより、制御トランジスタ部３２の
基板濃度（Ｎsub)が増加する。このとき、閾値制御マス
ク３０を用いれば、マスクの枚数の増加なしで基板濃度
を高濃度化できる。ここで、閾値制御マスクとは、トラ
ンジスタの閾値を所定の値に変えるためにイオン注入を
行うが、その際に用いるレジストパタン等を形成するた
めに用いられるフォトリソグラフィー用のフォトマスク
のことである。
の方法を示し、（ｂ）は閾値電圧を調整するための方法
を示す。同図（ａ）の基板濃度は、制御トランジスタ部
３２の拡散層３１に基板濃度を高濃度化するためイオン
打ち込みを行うことにより、制御トランジスタ部３２の
基板濃度（Ｎsub)が増加する。このとき、閾値制御マス
ク３０を用いれば、マスクの枚数の増加なしで基板濃度
を高濃度化できる。ここで、閾値制御マスクとは、トラ
ンジスタの閾値を所定の値に変えるためにイオン注入を
行うが、その際に用いるレジストパタン等を形成するた
めに用いられるフォトリソグラフィー用のフォトマスク
のことである。
【００１７】同図（ｂ）は閾値制御を行うためのイオン
打ち込みを行うものである。（ｂ）に示すように高閾値
部３４の制御トランジスタ部と、低閾値部３５の論理回
路を構成する内部トランジスタ部を形成した後、閾値マ
スク３０で高閾値電圧を調整することにより基板濃度が
高濃度化する。同図（ｂ）の３７に示される部分は高閾
値設定する際に、濃度を調整されることにより変化す
る。このように、同一の閾値マスク３０で制御トランジ
スタのドレイン部３３の接合容量が増加する。
打ち込みを行うものである。（ｂ）に示すように高閾値
部３４の制御トランジスタ部と、低閾値部３５の論理回
路を構成する内部トランジスタ部を形成した後、閾値マ
スク３０で高閾値電圧を調整することにより基板濃度が
高濃度化する。同図（ｂ）の３７に示される部分は高閾
値設定する際に、濃度を調整されることにより変化す
る。このように、同一の閾値マスク３０で制御トランジ
スタのドレイン部３３の接合容量が増加する。
【００１８】図４は本発明の効果を説明するための図で
ある。同図の縦軸は遅延時間（ｔpd) であり、横軸は容
量を示す。電源電圧が１Ｖであるとき、従来の方法で
は、グラフ中ｍとなり、本発明の方法を用いた場合には
グラフ中、ｎとなる。同図の従来のｍが示すように、寄
生容量は小さく、遅延時間が大きい。また、本発明の方
法を適用した場合のｎでは、寄生容量も大きくなり、遅
延時間も減少する。
ある。同図の縦軸は遅延時間（ｔpd) であり、横軸は容
量を示す。電源電圧が１Ｖであるとき、従来の方法で
は、グラフ中ｍとなり、本発明の方法を用いた場合には
グラフ中、ｎとなる。同図の従来のｍが示すように、寄
生容量は小さく、遅延時間が大きい。また、本発明の方
法を適用した場合のｎでは、寄生容量も大きくなり、遅
延時間も減少する。
【００１９】このように本発明の方法を用いることによ
り、非動作時の消費電力を増加させることなく、動作時
の遅延時間を１５％以上削減できることが分かる。
り、非動作時の消費電力を増加させることなく、動作時
の遅延時間を１５％以上削減できることが分かる。
【００２０】
【発明の効果】上述のように、本発明の論理回路のレイ
アウト方法を適用することにより、閾値電圧の小さいト
ランジスタを用い、且つ、論理回路内部の電源ノードを
寄生容量により安定化することができるため、電源電圧
が低下しても高速化できる。
アウト方法を適用することにより、閾値電圧の小さいト
ランジスタを用い、且つ、論理回路内部の電源ノードを
寄生容量により安定化することができるため、電源電圧
が低下しても高速化できる。
【図１】本発明の第１の実施例のインバータ回路を実現
するためのレイアウトを示す図である。
するためのレイアウトを示す図である。
【図２】本発明の第２の実施例のインバータ回路をスタ
ンダードセルで実現した場合の例を示す図である。
ンダードセルで実現した場合の例を示す図である。
【図３】本発明の第３の実施例を説明するための図であ
る。
る。
【図４】本発明の効果を説明するための図である。
【図５】従来のインバータ回路の回路構成を示す図であ
る。
る。
【図６】従来のインバータ回路を従来のレイアウト方法
で実現した場合の例を示す図である。
で実現した場合の例を示す図である。
１０，１１ 閾値制御マスク １５，１６，２５，２６，２７，２８，６０，６１ 拡
散層 １７，１８ ポリシリコン配線 ２１，２２ スタンダードセル ３０ 閾値制御マスク ３１ 拡散層 ３２ 制御トランジスタ部 ３３ ドレイン部 ３４ 高閾値部 ３５ 低閾値部 ｘ１，ｘ２ 擬似電源線 ＶA ，ＶB 擬似電源 ｙ１，ｙ２ 外部電源線 ＶDD，Ｖss 外部電源 Ｍ1 ，Ｍ4 制御トランジスタ Ｍ2 ，Ｍ3 内部トランジスタ Ｍ5 ，Ｍ8 制御トランジスタ Ｍ6 ，Ｍ7 内部トランジスタ Ｎ１，Ｎ１’電源ノード Ｎ２，Ｎ２’電源ノード
散層 １７，１８ ポリシリコン配線 ２１，２２ スタンダードセル ３０ 閾値制御マスク ３１ 拡散層 ３２ 制御トランジスタ部 ３３ ドレイン部 ３４ 高閾値部 ３５ 低閾値部 ｘ１，ｘ２ 擬似電源線 ＶA ，ＶB 擬似電源 ｙ１，ｙ２ 外部電源線 ＶDD，Ｖss 外部電源 Ｍ1 ，Ｍ4 制御トランジスタ Ｍ2 ，Ｍ3 内部トランジスタ Ｍ5 ，Ｍ8 制御トランジスタ Ｍ6 ，Ｍ7 内部トランジスタ Ｎ１，Ｎ１’電源ノード Ｎ２，Ｎ２’電源ノード
Claims (3)
- 【請求項１】 論理回路を構成する第１の電化効果トラ
ンジスタより閾値電圧の大きい第２の電界効果トランジ
スタのドレインの面積を該論理回路を構成する第１の電
界効果トランジスタの面積よりも大きくしたことを特徴
とする半導体装置。 - 【請求項２】 前記第２の電界効果トランジスタの拡散
層と前記論理回路を構成する第１の電界効果トランジス
タの拡散層を分離して配置したことを特徴とする請求項
１記載の半導体装置 - 【請求項３】 前記第２の電界効果トランジスタの基板
濃度を前記論理回路を構成する第１の電界効果トランジ
スタの基板濃度より大きくしたことを特徴とする請求項
１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324856A JPH05160357A (ja) | 1991-12-09 | 1991-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324856A JPH05160357A (ja) | 1991-12-09 | 1991-12-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160357A true JPH05160357A (ja) | 1993-06-25 |
Family
ID=18170418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324856A Pending JPH05160357A (ja) | 1991-12-09 | 1991-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160357A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
| JP2007288004A (ja) * | 2006-04-18 | 2007-11-01 | Elpida Memory Inc | 半導体装置 |
-
1991
- 1991-12-09 JP JP3324856A patent/JPH05160357A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
| JP2007288004A (ja) * | 2006-04-18 | 2007-11-01 | Elpida Memory Inc | 半導体装置 |
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