JPH05160365A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05160365A JPH05160365A JP3327187A JP32718791A JPH05160365A JP H05160365 A JPH05160365 A JP H05160365A JP 3327187 A JP3327187 A JP 3327187A JP 32718791 A JP32718791 A JP 32718791A JP H05160365 A JPH05160365 A JP H05160365A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- insulating layer
- region
- active region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の層間絶縁層とコンタクトホ
ールの形成および層間寄生容量に関し，コンタクトホー
ルのアスペクト比の増大を伴わずに寄生容量を低減可能
とすることを目的とする。 【構成】 上層配線と下層導電層との間の層間絶縁層
を, 下層導電層における端子を表出する第１の開口を有
する第１の絶縁層と, 第１の開口内において前記端子の
所定領域を表出する第２の開口を有する第２の絶縁層と
で構成する。前記端子は, MOS トランジスタが形成され
る活性領域の一部を含む。
ールの形成および層間寄生容量に関し，コンタクトホー
ルのアスペクト比の増大を伴わずに寄生容量を低減可能
とすることを目的とする。 【構成】 上層配線と下層導電層との間の層間絶縁層
を, 下層導電層における端子を表出する第１の開口を有
する第１の絶縁層と, 第１の開口内において前記端子の
所定領域を表出する第２の開口を有する第２の絶縁層と
で構成する。前記端子は, MOS トランジスタが形成され
る活性領域の一部を含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の高密度
化に伴って生じるコンタクトホールのアスペクト比の増
大を抑える一方で層間絶縁層の薄膜化による層間容量の
増大を避けなければならないと言う相反する問題の解決
方法に関する。
化に伴って生じるコンタクトホールのアスペクト比の増
大を抑える一方で層間絶縁層の薄膜化による層間容量の
増大を避けなければならないと言う相反する問題の解決
方法に関する。
【０００２】
【従来の技術】半導体集積回路が高密度化するにしたが
って, 層間絶縁層に形成されるコンタクトホールの寸法
は１μm 程度以下になっている。このようなコンタクト
ホールを介する層間接続の信頼性を確保するためには,
アスペクト比を１程度以下とし, このコンタクトホール
内における導電層のカバレッジ率を高く維持することが
必要とされている。
って, 層間絶縁層に形成されるコンタクトホールの寸法
は１μm 程度以下になっている。このようなコンタクト
ホールを介する層間接続の信頼性を確保するためには,
アスペクト比を１程度以下とし, このコンタクトホール
内における導電層のカバレッジ率を高く維持することが
必要とされている。
【０００３】
【発明が解決しようとする課題】一方, 半導体集積回路
の高密度化は配線の多層化を不可欠とし, 例えば４メガ
ビット級の半導体メモリ装置においては, 多結晶シリコ
ン層だけでも４層構造とする必要がある。これに伴って
層間絶縁層の層数も多くなる。
の高密度化は配線の多層化を不可欠とし, 例えば４メガ
ビット級の半導体メモリ装置においては, 多結晶シリコ
ン層だけでも４層構造とする必要がある。これに伴って
層間絶縁層の層数も多くなる。
【０００４】したがって, このような多層の層間絶縁層
に形成されるコンタクトホールのアスペクト比を低くす
るためには, 個々の層間絶縁層の厚さを可及的に小さく
することが必要である。しかしながら, 層間絶縁層を薄
層化することは, 層間容量,とくに, 配線と基板間の容
量の増大を招くことになる。
に形成されるコンタクトホールのアスペクト比を低くす
るためには, 個々の層間絶縁層の厚さを可及的に小さく
することが必要である。しかしながら, 層間絶縁層を薄
層化することは, 層間容量,とくに, 配線と基板間の容
量の増大を招くことになる。
【０００５】本発明は, 上記のような層間絶縁層の厚さ
に対するアスペクト比と層間容量の矛盾を解決すること
を目的とする。
に対するアスペクト比と層間容量の矛盾を解決すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的は, 半導体基板
の一表面に画定された活性領域と，該活性領域の周囲に
形成された分離絶縁層上に配置された端子を有する第１
の導電層パターンと，該端子または所定の該活性領域を
表出する第１の開口が設けられた第１の絶縁層と，該活
性領域および該第１の導電層パターンを覆うようにして
該基板表面全体に形成され且つ該第１の開口内において
少なくとも該端子または該所定の活性領域の一方の少な
くとも一部分を表出する第２の開口が設けられた第２の
絶縁層と，該第２の開口を通じて該端子または該所定の
活性領域に接続され且つ該活性領域または該端子の周囲
において重畳する該第１および第２の絶縁層上に延在す
る第２の導電層パターンとを備えたことを特徴とする本
発明に係る構造によって達成される。
の一表面に画定された活性領域と，該活性領域の周囲に
形成された分離絶縁層上に配置された端子を有する第１
の導電層パターンと，該端子または所定の該活性領域を
表出する第１の開口が設けられた第１の絶縁層と，該活
性領域および該第１の導電層パターンを覆うようにして
該基板表面全体に形成され且つ該第１の開口内において
少なくとも該端子または該所定の活性領域の一方の少な
くとも一部分を表出する第２の開口が設けられた第２の
絶縁層と，該第２の開口を通じて該端子または該所定の
活性領域に接続され且つ該活性領域または該端子の周囲
において重畳する該第１および第２の絶縁層上に延在す
る第２の導電層パターンとを備えたことを特徴とする本
発明に係る構造によって達成される。
【０００７】
【作用】図１は本発明の原理説明図であって, 半導体基
板１の表面における接続領域２と上層配線３とを接続す
るために，半導体基板１と上層配線３との間に存在する
層間絶縁層４を, 接続領域２を表出する開口が設けられ
た第１の絶縁層4Aと, 接続領域２の一部を表出する開口
（コンタクトホール）が設けられた第２の絶縁層4Bとで
構成する。絶縁層4Bに設けられるコンタクトホールのア
スペクト比(a/b)は, 絶縁層4Aの厚さに無関係となるの
で, 小さくなる。一方, 半導体基板１と上層配線３との
間の容量は(C) は, 絶縁層4Aの介在によって小さくな
る。
板１の表面における接続領域２と上層配線３とを接続す
るために，半導体基板１と上層配線３との間に存在する
層間絶縁層４を, 接続領域２を表出する開口が設けられ
た第１の絶縁層4Aと, 接続領域２の一部を表出する開口
（コンタクトホール）が設けられた第２の絶縁層4Bとで
構成する。絶縁層4Bに設けられるコンタクトホールのア
スペクト比(a/b)は, 絶縁層4Aの厚さに無関係となるの
で, 小さくなる。一方, 半導体基板１と上層配線３との
間の容量は(C) は, 絶縁層4Aの介在によって小さくな
る。
【０００８】接続領域２は, 半導体基板１表面の活性領
域または活性領域の周囲の分離絶縁層上に延在する導電
層, 例えば活性領域に形成される絶縁ゲート型トランジ
スタのゲート電極の端子あるいは分離絶縁層上に敷設さ
れる配線の端子のいずれの場合をも含む。図１(a) と
(b) とは, 絶縁層4Aと絶縁層4Bの形成順序が互いに異な
る場合の構造を示している。
域または活性領域の周囲の分離絶縁層上に延在する導電
層, 例えば活性領域に形成される絶縁ゲート型トランジ
スタのゲート電極の端子あるいは分離絶縁層上に敷設さ
れる配線の端子のいずれの場合をも含む。図１(a) と
(b) とは, 絶縁層4Aと絶縁層4Bの形成順序が互いに異な
る場合の構造を示している。
【０００９】図１(a) と(b) においては, 絶縁層4Aに設
けられる開口が接続領域２よりも充分大きな場合を示し
てあるが,これは必須要件ではない。接続領域２の寸法,
絶縁層4Bに設けられるコンタクトホールの所要面積,
絶縁層4Aに設けられる開口と接続領域２との位置合わせ
精度によっては, 図１(c) に示すように, 絶縁層4Aの開
口が接続領域２と重なるように形成してもよい。
けられる開口が接続領域２よりも充分大きな場合を示し
てあるが,これは必須要件ではない。接続領域２の寸法,
絶縁層4Bに設けられるコンタクトホールの所要面積,
絶縁層4Aに設けられる開口と接続領域２との位置合わせ
精度によっては, 図１(c) に示すように, 絶縁層4Aの開
口が接続領域２と重なるように形成してもよい。
【００１０】後述するように, 絶縁層4Aのような層間容
量を低減する目的で付加される一種のダミー絶縁層を,
通常の工程において形成可能な場合がある。
量を低減する目的で付加される一種のダミー絶縁層を,
通常の工程において形成可能な場合がある。
【００１１】
【実施例】例えば１トランジスタ型の半導体メモリにお
ける各メモリセルを構成する絶縁ゲート型トランジスタ
（以下MOS トランジスタと称する）は, ソース・ドレイ
ン領域が好ましくない不純物によって汚染されると接合
リークが増大する。その結果，所定のリフレッシュ周波
数では，メモリセルキャパシタに蓄積されている電荷を
保持できなくなる。
ける各メモリセルを構成する絶縁ゲート型トランジスタ
（以下MOS トランジスタと称する）は, ソース・ドレイ
ン領域が好ましくない不純物によって汚染されると接合
リークが増大する。その結果，所定のリフレッシュ周波
数では，メモリセルキャパシタに蓄積されている電荷を
保持できなくなる。
【００１２】上記のような汚染は，例えばいわゆるLDD
構造のMOSトランジスタのゲート電極に側壁絶縁層（ス
ペーサ）を形成するための異方性エッチングにおいて生
じる。この異方性エッチングにおいては, ソース・ドレ
イン領域がエッチング雰囲気に露出するため, エッチン
グ装置の器壁から発生した金属不純物が汚染物質として
ソース・ドレイン領域に注入される。
構造のMOSトランジスタのゲート電極に側壁絶縁層（ス
ペーサ）を形成するための異方性エッチングにおいて生
じる。この異方性エッチングにおいては, ソース・ドレ
イン領域がエッチング雰囲気に露出するため, エッチン
グ装置の器壁から発生した金属不純物が汚染物質として
ソース・ドレイン領域に注入される。
【００１３】したがって, 図２に示すように, メモリセ
ル領域におけるMOS トランジスタにはLDD 構造を適用せ
ず, 周辺回路領域における比較的大きな駆動能動を要求
されるMOS トランジスタのみをLDD 構造とする。すなわ
ち，同図(a) に示すように,ゲート電極５が形成された
半導体基板１の表面を覆う絶縁層６を形成したのち,レ
ジストマスク７によりメモリセル領域を選択的に覆った
状態で絶縁層６を異方性エッチングする。このようにし
て, 同図(b) に示すように, 周辺回路領域におけるMOS
トランジスタのゲート電極５にのみ, 絶縁層６から成る
側壁絶縁層6Aが形成される。この異方性において, メモ
リセル領域におけるMOS トランジスタのソース・ドレイ
ン領域８に対する前記のような汚染が防止される。この
のち, 高濃度のソース・ドレイン不純物の注入を行っ
て, 周辺回路領域にLDD 構造のMOSトランジスタが完成
する。図２において, 符号９は分離絶縁層である。
ル領域におけるMOS トランジスタにはLDD 構造を適用せ
ず, 周辺回路領域における比較的大きな駆動能動を要求
されるMOS トランジスタのみをLDD 構造とする。すなわ
ち，同図(a) に示すように,ゲート電極５が形成された
半導体基板１の表面を覆う絶縁層６を形成したのち,レ
ジストマスク７によりメモリセル領域を選択的に覆った
状態で絶縁層６を異方性エッチングする。このようにし
て, 同図(b) に示すように, 周辺回路領域におけるMOS
トランジスタのゲート電極５にのみ, 絶縁層６から成る
側壁絶縁層6Aが形成される。この異方性において, メモ
リセル領域におけるMOS トランジスタのソース・ドレイ
ン領域８に対する前記のような汚染が防止される。この
のち, 高濃度のソース・ドレイン不純物の注入を行っ
て, 周辺回路領域にLDD 構造のMOSトランジスタが完成
する。図２において, 符号９は分離絶縁層である。
【００１４】本発明によれば, 図３に示すように, 周辺
回路領域においても, 分離絶縁層９上に選択的に前記絶
縁層６を残す。これは, 図２のレジストマスク７のパタ
ーンを修正することにより容易に実施できる。周辺回路
領域の分離絶縁層９上に, 例えばゲート電極５の端子5A
またはゲート電極５と同じ導電層から成る配線が形成さ
れている場合には,これを表出する開口を絶縁層６に設
けておく。この開口が端子5A等よりも充分に大きい場合
には, 図示のように, 端子5A等にも側壁絶縁層6Aが形成
されることは言うまでもない。
回路領域においても, 分離絶縁層９上に選択的に前記絶
縁層６を残す。これは, 図２のレジストマスク７のパタ
ーンを修正することにより容易に実施できる。周辺回路
領域の分離絶縁層９上に, 例えばゲート電極５の端子5A
またはゲート電極５と同じ導電層から成る配線が形成さ
れている場合には,これを表出する開口を絶縁層６に設
けておく。この開口が端子5A等よりも充分に大きい場合
には, 図示のように, 端子5A等にも側壁絶縁層6Aが形成
されることは言うまでもない。
【００１５】絶縁層６を異方性エッチングしたのち絶縁
層10を堆積し, ソース・ドレイン領域８および端子5Aを
表出するコンタクトホールを絶縁層10に形成したのち,
アルミニウム等から成る導電層を堆積する。この導電層
をパターニングして, 端子5Aおよびソース・ドレイン領
域８にそれぞれ接続する所定の上層配線３を形成する。
層10を堆積し, ソース・ドレイン領域８および端子5Aを
表出するコンタクトホールを絶縁層10に形成したのち,
アルミニウム等から成る導電層を堆積する。この導電層
をパターニングして, 端子5Aおよびソース・ドレイン領
域８にそれぞれ接続する所定の上層配線３を形成する。
【００１６】
【発明の効果】本発明によれば, 半導体装置の微細化に
ともなうコンタクトホールのアスペクト比の増大および
層間絶縁層を薄くした場合の寄生容量の増大の問題が解
決され, その実施においては特別な工程の増加を必要と
しない。したがって, 高密度・高性能の半導体集積回路
の開発を促進し, かつ, その製造における量産性および
歩留まりを高水準に維持可能とする効果がある。
ともなうコンタクトホールのアスペクト比の増大および
層間絶縁層を薄くした場合の寄生容量の増大の問題が解
決され, その実施においては特別な工程の増加を必要と
しない。したがって, 高密度・高性能の半導体集積回路
の開発を促進し, かつ, その製造における量産性および
歩留まりを高水準に維持可能とする効果がある。
【図１】 本発明の原理説明図
【図２】 本発明を適用する半導体装置例の説明図
【図３】 本発明の実施例説明図
１ 半導体基板 5A 端子 ２ 接続領域 6A 側壁絶縁層 ３ 上層配線 ７ レジストマスク ４ 層間絶縁層 ８ ソース・ドレイ
ン領域 4A, 4B, ６, 10 絶縁層 ９ 分離絶縁層 ５ ゲート電極
ン領域 4A, 4B, ６, 10 絶縁層 ９ 分離絶縁層 ５ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (7)
- 【請求項１】MOS FET を含む複数の素子からなる半導体
集積回路装置において, 第１の導電層, 第２の導電層を有し, 第１の導電層は, MOS FET のゲート電極を構成し, 第１の導電層と, 第２の導電層の間に, 絶縁層を有し, 第１の領域では, 該絶縁層は, 第１の絶縁膜と第２の絶
縁膜からなり, 第２の領域では, 該絶縁層は, 第２の絶縁膜からなり, 第１の領域は, 非活性領域のみからなり, 第２の領域は, 活性領域と, 略同等である事を特徴とす
る半導体装置。 - 【請求項２】 一つのMOS FET と一つのキャパシタを構
成要素として有するメモリセルを備えた半導体装置にお
いて, 第１の導電層, 第２の導電層を有し, 第１の導電層は, MOS FET のゲート電極を構成し, 第１の導電層と, 第２の導電層の間に, 絶縁層を有し, 第１の領域では, 該絶縁層は, 第１の絶縁膜と第２の絶
縁膜からなり, 第２の領域では, 該絶縁層は, 第２の絶縁膜からなり, 第１の領域は, メモリセル部と, 周辺回路部の非活性領
域のみからなり, 第２の領域は, メモリセル部を除く活性領域と, 略同等
である事を特徴とする半導体装置。 - 【請求項３】 前記絶縁層または別の絶縁層を介して前
記第１の導電層上に形成され且つ前記第２の領域におい
て該第１の導電層と接続された第３の導電層を有するこ
とを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記第２の領域においては前記第１の導
電層の側壁に前記第１の絶縁膜が存在することを特徴と
する請求項１または２記載の半導体装置。 - 【請求項５】 前記第１の導電層は前記メモリセル部の
ワード線を構成し， 前記第２の導電層は前記メモリセル部のビット線を構成
することを特徴とする請求項２記載の半導体装置。 - 【請求項６】 半導体基板の一表面に画定された活性領
域と， 該活性領域の周囲に形成された分離絶縁層上に配置され
た端子を有する第１の導電層パターンと， 該端子または所定の該活性領域を表出する第１の開口が
設けられた第１の絶縁層と， 該活性領域および該第１の導電層パターンを覆うように
して該基板表面全体に形成され且つ該第１の開口内にお
いて少なくとも該端子または該所定の活性領域の一方の
少なくとも一部分を表出する第２の開口が設けられた第
２の絶縁層と， 該第２の開口を通じて該端子または該所定の活性領域に
接続され且つ該活性領域または該端子の周囲において重
畳する該第１および第２の絶縁層上に延在する第２の導
電層パターンとを備えたことを特徴とする半導体装置。 - 【請求項７】 第１の絶縁ゲート型トランジスタとキャ
パシタの対から成るメモリセルと該メモリセルを制御す
るための周辺回路とを有する半導体装置であって， 前記所定の活性領域には該周辺回路を構成する第２の絶
縁ゲート型トランジスタが形成されており， 前記第１の導電層パターンは該第１および第２の絶縁ゲ
ート型トランジスタのゲート電極および該第２の絶縁ゲ
ート型トランジスタの該ゲート電極に対応する前記端子
を含みし， 前記第１の絶縁層は該第２の絶縁ゲート型トランジスタ
の該ゲート電極の側壁絶縁層を構成するとともに該第１
の絶縁ゲート型トランジスタの該ゲート電極を覆ってい
ることを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327187A JPH05160365A (ja) | 1991-12-11 | 1991-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327187A JPH05160365A (ja) | 1991-12-11 | 1991-12-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160365A true JPH05160365A (ja) | 1993-06-25 |
Family
ID=18196285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327187A Withdrawn JPH05160365A (ja) | 1991-12-11 | 1991-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103267A (zh) * | 2020-10-26 | 2020-12-18 | 北京燕东微电子科技有限公司 | 一种半导体器件及其制造方法 |
| CN112103266A (zh) * | 2020-10-26 | 2020-12-18 | 北京燕东微电子科技有限公司 | 一种半导体器件及其制造方法 |
-
1991
- 1991-12-11 JP JP3327187A patent/JPH05160365A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103267A (zh) * | 2020-10-26 | 2020-12-18 | 北京燕东微电子科技有限公司 | 一种半导体器件及其制造方法 |
| CN112103266A (zh) * | 2020-10-26 | 2020-12-18 | 北京燕东微电子科技有限公司 | 一种半导体器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |