JPH05161032A

JPH05161032A - 広帯域ビデオ出力回路

Info

Publication number: JPH05161032A
Application number: JP3325519A
Authority: JP
Inventors: Masanori Ogino; 正規荻野; Takeo Yamada; 健勇山田; Miyuki Ikeda; 幸池田; Tsuneo Fujikura; 恒雄藤倉; Takahiko Fujiwara; 貴彦藤原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-12-10
Filing date: 1991-12-10
Publication date: 1993-06-25
Anticipated expiration: 2014-08-23
Also published as: JP2936849B2; US5337090A

Abstract

(57)【要約】【目的】ディスプレイ装置のビデオ出力回路のメリット
指数の向上，消費電力の低減を本発明はその目的とす
る。【構成】図２のインダクタ手段20とインダクタ11と抵抗
12と並列接続手段とはブリッジドＴ形回路手段14と直列
に接続され、ストレイキャパシタと共に４次以上のロー
パスフィルタを形成する。【効果】該フィルタのメリット指数の値は３以上であ
り、従ってビデオ出力回路の高効率化が達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディスプレイの広帯域ビ
デオ出力回路に係わり、特にその高効率化に関する。

【０００２】

【従来の技術】近年実用化された超高精細ＣＲＴディス
プレイのビデオ出力回路には、100MHz,100V_ppという大出
力が必要とされる。

【０００３】ビデオ出力端子には、常に有限のストレイ
キャパシタが存在している。従って、必要とされる周波
数帯域幅及び電圧振幅に比例して消費電力が増大する。

【０００４】消費電力の増大を抑えるために、従来から
種々の高域周波数ピーキング回路が提案されてきた。そ
の主なものを図２に記す。同図の(a)は、ピーキング回
路を含まないＣ，Ｒの並列回路である。１は電流源でそ
の大きさはＩである。２は抵抗でその値はＲ，３はキャ
パシタでその大きさはＣである。Ｅは出力電圧である。
３dB帯域幅をf_cとすると、Ｃ,Ｒ,f_cの間には同図に併記
した式の関係がある。

【０００５】同図(b)は、３次のピーキング回路であ
る。４はキャパシタでその大きさはＣ₁，５はキャパシ
タでその大きさはＣ₂，６はインダクタでその値はＬで
ある。いわゆるバターワース（Butterworth）の振幅平
坦(Maximally−flat)な周波数特性を得るには、同図に併
記した式に従ってＣ₁,Ｌ，Ｃ₂，Ｒ，f_cを選定すれば良
い。

【０００６】同図(ｃ)は、ブリッジドＴ型のピーキング
回路である。このピーキング回路の詳細は、USP4528520
(WIDE BAND HIGH OUTPUT AMPLIFIER USING A POWER FIE
LDEFFECT TRANSISTOR AS AN OUTPUT STAGE)に記されて
いる。同図で７は出力キャパシタでその大きさはＣ_o，
９，10のＣ_S1，Ｃ_S2はストレイキャパシタである。

【０００７】図１の各回路のトランスファーインピーダ
ンスをＴ（Ｅ／Ｉ）とすると、その周波数特性は、数
１，３，５の通りとなる。ピーキング回路のメリット指
数を総キャパシタ値，３dB帯域幅，２πの積：Ｍで定義
することが妥当と考えられる。

【０００８】図２(ａ)のメリット指数は数２に示す通り
１である。

【０００９】図２(ｂ)のメリット指数は数４に示す通り
２である。

【００１０】図２(ｃ)のメリット指数はストレイキャパ
シタＣ_S1，Ｃ_S2が存在しない場合表１の式に示す通り
２√２である。

【００１１】

【数１】

【００１２】

【数２】

【００１３】

【数３】

【００１４】

【数４】

【００１５】

【数５】

【００１６】

【数６】

【００１７】

【発明が解決しようとする課題】従来技術においては、
メリット指数の値が３未満であるという制約があった。

【００１８】本発明の目的は、メリット指数の値が３以
上の、効率の良いピーキング回路を提供するにある。

【００１９】本発明の他の目的は、ディスプレイのビデ
オ出力回路の高効率化にある。

【００２０】本発明の他の目的は、ＣＲＴの第１グリッ
ドとカソードとを差動ドライブするに適したビデオ出力
回路を提供するにある。

【００２１】本発明の他の目的は、高効率ビデオ出力回
路と組合せて使用するに適した前置補償回路を提供する
にある。

【００２２】本発明の他の目的は、負荷抵抗を必要とし
ない高効率ビデオ出力回路を提供するにある。

【００２３】本発明の他の目的は、高効率ビデオ出力回
路の入出力バイアス電圧を安定化するにある。

【００２４】

【課題を解決するための手段】前記メリット指数向上の
ために、本発明のビデオ出力ピーキング回路において
は、ブリッジドＴ型回路手段及びそれに直列に接続され
たインダクタ手段及び、インダクタと抵抗との並列接続
手段を有する。

【００２５】ビデオ出力回路の高効率化のために、ブリ
ッジドＴ型回路の出力部とＣＲＴ入力電極との間に接続
された相補形電圧フォロア回路手段を有する。

【００２６】ＣＲＴの第１グリッド電極とカソード電極
とを差動ドライブするために相補形電流源差動プッシュ
プル出力回路手段を有する。

【００２７】ビデオ出力回路と組み合わせて使用される
前置回路に、ケーブル結合回路手段を有する。

【００２８】ビデオ出力負荷抵抗を必要としない高効率
ビデオ出力回路を具現化するために相補形電流源プッシ
ュプル出力回路手段と、電圧負帰還手段とを有する。

【００２９】出力バイアス電圧を安定化するために、出
力ブランキング電圧安定化回路手段を有する。入力バイ
アス電圧を安定化するために、入力ブランキング電圧安
定化回路手段を有する。

【００３０】

【作用】該ブリッジドＴ型回路手段及びそれに直列に接
続されたインダクタ手段及び、インダクタと抵抗との並
列接続手段は、ストレイキャパシタ及び負荷抵抗と共に
４次以上のローパスフィルタを構成し、そのメリット指
数が３以上となるように作用する。

【００３１】該相補形電圧フォロア回路手段は、その電
流増幅作用によって、ビデオ出力回路の低損失化即ち高
効率化に貢献する。

【００３２】該相補電流源差動プッシュプル出力回路手
段は、ふたつの出力端子を有し、一方はカソード電極へ
と接続され、他方は第１グリッドへと接続され、これら
を差動ドライブする作用を有する。

【００３３】該ケーブル結合回路手段は、その入力側が
低インピーダンス源でドライブされ、その出力側が高イ
ンピーダンス負荷で終端され、高域周波数ピーキング作
用を有する。

【００３４】該相補形電流源プッシュプル出力手段は、
正負両極性の電流をストレイキャパシタに供給するよう
作用する。従って、出力負荷抵抗が不要化される。ま
た、該電圧負帰還手段は、出力電圧の周波数特性を平坦
化するよう作用する。

【００３５】該ブランキング電圧安定化回路手段はブラ
ンキング電位を検出し、そのばらつきを自動的に補償す
るように作用する。

【００３６】

【実施例】本発明の第１の実施例を図１に示す。

【００３７】同図において、１は電流源でその値はＩ，
２は負荷抵抗でその値はＲ，10は負荷抵抗２の並列スト
レイキャパシタ(値Ｃ_S2)，11はインダクタ(値Ｌ_o)、12
は抵抗(値Ｒ)、13，15，26，27は説明の便宣のための節
点(Node)，14はブリッジドＴ形回路ブロック，16はキャ
パシタ(値0.5Ｃ₁)，17はトランス(インダクタ値２
Ｌ₁)，18はインダクタ(値0.5Ｌ₂)，19はＣＲＴの入力電
極端子のキャパシタ(値２Ｃ₂)，20はインダクタ(値
Ｌ_i)，21は節点27のストレイキャパシタ(値Ｃ_S1),24は
定抵抗回路ブロック，25は入力側ピーキング回路ブロッ
クである。

【００３８】以下、図２の原理を説明する。トランス17
の中点にはインダクタ18が接続される。トランス17の巻
線は、密結合状態にあるものと仮定して以下説明する。

【００３９】まず、定抵抗回路ブロック24について説明
する。

【００４０】ストレイキャパシタＣ_S2，インダクタＬ_O
及び抵抗値Ｒとの間には数７の関係が成立するように、
インダクタ値Ｌ_Oを選定する。そうすると数８に示す通
り、ブロック24のインピーダンスは、周波数に無関係に
Ｒにほぼ等しくなる。

【００４１】（数８においてｐは複素角周波数ｊωの意
である。）

【００４２】

【数７】

【００４３】

【数８】

【００４４】次に、ブリッジドＴ形回路ブロック14につ
いて説明する。

【００４５】Ｌ₁,Ｃ₁,Ｌ₂,Ｃ₂の間には、数９の関係が
成立するようにそれらの値を選定する。ここに、ω₀は共
振角周波数であり、τ_oはその逆数である。ＧはＲの逆
数である。

【００４６】ブリッジドＴ形回路ブロック14と定抵抗回
路ブロック24とを節点15，13から見。またそのアドミタンスマトリクス(Ｙ_ij)は数11とな
る。

【００４７】従って、節点15から右方を見込んだ入力イ
ンピーダンスＺ₁は数12となる。

【００４８】

【数９】

【００４９】

【数１０】

【００５０】

【数１１】

【００５１】

【数１２】

【００５２】尚、本明細書において、等号の下に記され
た式の番号は、その等号の成立根拠を示すためのもので
ある。数12から判るように、節点15から右方を見込んだ
インピーダンスは定抵抗：Ｒである。

【００５３】次に節点15から節点13へのトランスファー
アドミタンス：Ｔ_oを求めると、数13の通りとなる。

【００５４】

【数１３】

【００５５】次に、節点15から節点26(ＣＲＴの入力電
極)へのトランスファーインピーダンス：Ｔ′を求める
と数14の通りとなる。ここにζ₂は制動係数である。即
ち、Ｔ′は２次のローパスフィルタ特性を示す。

【００５６】

【数１４】

【００５７】以上でブリッジドＴ形回路ブロック14と定
抵抗回路ブロック24の説明を終り、次に入力側ピーキン
グ回路ブロック25の説明に移る。Ｃ_S1とＬ_iとの間には、
数１５の関係を付与する。

【００５８】

【数１５】

【００５９】節点２７から節点15への電流伝送率(Ｉ₁₅
／Ｉ)を求めると数16の通りとなる。

【００６０】

【数１６】

【００６１】従って、図２において、総合トランスファ
ーインピーダンスＴ(Ｅ／Ｉ)は、数17に示す通りとな
る。

【００６２】

【数１７】

【００６３】数17の形から判る通り、周波数ｆがｆ_oよ
り十分大の領域で、数17はｆの４乗に反比例する。即
ち、図１に示した第１の実施例は、４次のローパスフィ
ルタ特性を示す。

【００６４】さて、数17において、制動係数ζ₁，ζ₂の
値が、周波数特性の形を特徴付ける。ζ₁とζ₂の比は、
数16,14から判る通り、Ｃ_S1とＣ₂との比に等しい。

【００６５】数17の分母を０に等置して得られるｆの根
の配置によって、周波数特性が決まると考えることもで
きる。

【００６６】振幅平坦な周波数特性の得られる根の配置
の例を図３の(d),(e),(f)に示す。

【００６７】図３(d)の２重丸印は２重根であることを
示す。

【００６８】表１の(d)欄に、図３の(d)に対応する
ζ₂，ζ₁の値，│Ｒ／Ｔ│，Ｃ₂，Ｃ_S1，メリット指数
Ｍ，Ｍ′を示す。表１の(e),(f)は、図３の(e),(f)に対
応する。

【００６９】図３の(e)と(f)は総合根配置としては同一
である。

【００７０】表１から判るように、メリット指数Ｍの値
は３以上である。従って、本発明の目的が達成されてい
る。

【００７１】

【表１】

【００７２】図４に本発明の第２の実施例を示す。同図
で22はキャパシタ(値Ｃ₃)，23はインダクタ(値Ｌ₃)，そ
の他は図１と同一である。第１の実施例(図１)が４次の
フィルタであるのに対して、本第２の実施例は５次以上
のフィルタである。本第２の実施例において、振幅平坦
な周波数特性を得るための根配置を図の(g)，(h)に示
す。(g)は５次であり(h)は６次である。

【００７３】一般に振幅平坦特性の根配置は、原点を中
心とする円の上にある。ｎ次の振幅平坦特性の場合、隣
接根の間の角はπ／ｎである。

【００７４】本発明の第２の実施例のメリット指数Ｍを
表２の(g)，(h)に示す。

【００７５】

【表２】

【００７６】上記第１，第２の実施例において説明の便
宣上、各根の絶対値が等しい場合について記したがこれ
は必要条件ではない。

【００７７】表３に本発明の第１，第２の実施例の基準
化数値例を示す。表３に基いて、比例の法則に従って、
f_c，Ｒの値の種々の場合への応用は容易である。以上で
第１，第２の実施例の説明を終る。

【００７８】

【表３】

【００７９】図５に本発明の第３の実施例を示す。第３
の実施例は、図１に記した第１の実施例における節点26
と節点27とを交換したものである。受動回路網において
一般的に成立する相反則によって、図５の回路における
節点26から節点27へのトランスファーインピーダンスは
既述数17に等しい。

【００８０】この第３の実施例は、電流源１のストレイ
キャパシタの方が、ＣＲＴ入力電極のそれより大きい場
合に適している。以上で第３の実施例の説明を終る。

【００８１】図６に本発明の第１の実施例の具体例を示
す。

【００８２】同図で30はＣＲＴ，31はベース接地トラン
ジスタ，32はエミッタ接地トランジスタ，33は入力端
子，34はエミッタ抵抗，35はエミッタピーキンッグキャ
パシタである。以上で図６の説明を終る。

【００８３】図７に本発明の第４の実施例を示す。同図
が図６と異なる点は第１の実施例のフィルタの出力部に
ＳＥＰＰ(シングルエンデッドプッシュプル)回路が接続
されていることである。同図で38はバイアス供給回路，
37は相補電圧フォロア回路，39は電流源回路，40は過電
流防止用回路である。この第４の実施例は、ＣＲＴの入
力電極のストレイキャパシタが大きい場合に適したもの
である。何故なら、相補電圧フォロア回路37によって、
ストレイキャパシタの充放電に必要とされる電流を供給
できるからである。本構成において、39の電流源回路は
省略しても良い。40の過電流防止回路も省略して良い。
その場合においても、電圧フォロア37の電流帰路を図６
のベース接地トランジスタ31のベースバイアス電圧源と
共有することは、電圧フォロア37の熱損失を低減するの
に有効である。

【００８４】本発明の第５の実施例を図８に示す。本例
は、ＣＲＴの第１グリッドとカソードとを差動的にドラ
イブするに適している。本例を相補電流源差動ドライブ
プッシュプル出力回路と呼ぶ。

【００８５】同図において、41，41′は第１または第２
の実施例のフィルタ回路である。42,43はカスコード接
続された差動出力回路である。

【００８６】44は、インバータ回路である。45はキャパ
シタ，46は抵抗である。一般にＣＲＴのカソード電極の
ストレイキャパシタよりも第１グリッドのストレイキャ
パシタの方が大きい。従って周波数特性が非対称とな
る。45，46は、ミラー効果低減回路である。該ミラー効
果低減回路によって、第１グリッド側の周波数特性の劣
化を軽減し、周波数特性の対称性を回復できる。47は電
圧源である。

【００８７】この第５の実施例の長所は消費電力の低減
にある。

【００８８】図６の回路の場合最大消費電力、は数25に
示される通り、約20Ｗであり、

【００８９】

【数２５】

【００９０】信号電圧出力は、約75Ｖ_ppである。一方、
図８に示す第５の実施例においては、同図数26に示す通
り消費電力は約13.8Ｗと小さく、かつ信号電圧出力は約
150

【００９１】

【数２６】

【００９２】Ｖ_pp(600Ω×125mA)と大きい。即ち、同一
信号電圧出力に換算すると、約0.17倍(13.8Ｗ／20Ｗ×
0.25)に消費電力が低減される。

【００９３】尚、本第５の実施例において、節点27と26
(27′と26′)とを交換することができる。また、電圧源
47の代りにバイパスキャパシタを接続しかつ該バイパス
キャパシタの電位が、Ｖ_cc(110Ｖ)の約半分となるよう
に負帰還回路を設けても良い。そうすれば電圧源47を削
除できる。

【００９４】電圧源47を削除できるもうひとつの構成例
は別途図16に開示される。

【００９５】以上で第５の実施例の説明を終る。第５の
実施例の節点26，26′に図７で記述の電圧フォロア37を
追加することが可能である。

【００９６】本発明の既述ビデオ出力回路と組合せて使
用するに適した前置ケーブル結合回路を本発明の第６の
実施例として図９に示す。

【００９７】図９において50は電圧フォロア，51は入力
抵抗，52はその長さＡのケーブル，53は電圧フォロア，
54はエミッタ抵抗，55は電圧フォロア50のエミッタ抵抗
である。

【００９８】図９の入力電圧Ｅ₁と出力電圧Ｅ₂との比は
数27に示す通りである。数27において、Ｒ₁はケーブル
の信号源抵抗，Ｒ₀はケーブルの特性抵抗，Ｒ₂はケーブ
ルの負荷抵抗である。

【００９９】

【数２７】

【０１００】Ｒ₁＜Ｒ₀＜Ｒ₂の場合の周波数特性を図10
に示す。

【０１０１】本実施例の要件は、Ｒ₁＜Ｒ₀＜Ｒ₂及び、
総合３dB帯域幅f_cとケーブルの片道遅延時間τとの積が
図10に併記されている通り、0.125＜f_cτ＜0.5を満たす
ことである。第６の実施例において、ケーブル52は共芯
形である必要はなく、平行フィーダ形であっても良い。
また更に、印刷基板上に設けられた配線パタンであって
も良い。

【０１０２】図11に本発明の第７の実施例を示す。本実
施例は、ビデオ出力負荷抵抗を削除することによって消
費電力の低減を図り得る方式である。

【０１０３】同図において、60は別途、図13において詳
述するフィルタ回路である。61はカスコードアンプ，62
もカスコードアンプ，61と62の組み合わせによって相補
形電流源プッシュプル出力回路手段を形成する。63はベ
ース接地式レベルシフト回路,64はベースバイアス回路
兼温度補償回路である。65はブランキング電圧検出用ピ
ーク検波回路，66はレベルシフト回路，67は低域炉波回
路，68は電流源回路，69はプッシュプル出力端子，70は
出力電圧を負帰還するための電圧負帰還用抵抗(値Ｒ_o),
71は信号源抵抗（値Ｒ₁）である。30はＣＲＴ,33は入力
端子である。

【０１０４】次に同図の動作を説明する。

【０１０５】入力端子33の入力信号Ｅ_iの立ち上がりの
半サイクルにおいて、カスコードアンプ61が「ON」し、
カスコードアンプ62が「OFF」する。Ｅ_iの立ち下がりの
半サイクルにおいて、カスコードアンプ61が「OFF」
し、カスコードアンプ62が「ON」する。従って、端子69
には、極性の反転された出力信号が得られる。65,66,6
7,68の目的は、動作バイアス電圧安定化であり、具体的
にはブランキング出力電位を、電源電圧100Vから約10V
降下した電位、即ち90Vに保持する。何故なら、端子69
のブランキング電位が90Vより過高となると65の出力が
過低となり従って、66,67の出力が過低となり、従って6
8の出力電位過高となり、従って61の出力(端子69)の電
位が減少する。即ち、端子69の電位の過高が抑制され
る。以上で65〜68の動作バイアス安定化回路についての
説明を終わる。

【０１０６】カスコードアンプ61,62の各最終段エミッ
タ接地トランジスタの伝達コンダクタンスＧ_fの値は約3
00mSである。

【０１０７】同図の高周波電圧利得(Ｅ_o／Ｅ_i)を求める
と数30となる。同式において、Ｒ_ｏ，

【０１０８】

【数３０】

【０１０９】Ｒ_１は記述の通り抵抗70,71の値である。
Ｃ_jはカスコードアンプ61,62の入力キャパシタである。
ｆ_Tはカスコードアンプの最終ベース接地トランジスタ
の電流増幅率の利得帯域幅積である。Ｃ_oはカスコード
アンプ61,62の出力キャパシタの合計値(６pF)とＣＲＴ3
0の電極キャパシタ10pFとを合計したものである。

【０１１０】即ち、数30のＣ_oの扱いにおいて後述フィ
ルタ60は非存在と仮定してある。

【０１１１】数30の最後の右辺から判る通り３dB帯域幅
f_cは約100kHzと計算される。また、出力電圧振幅として
は約75V_ppが得られる。

【０１１２】本第７の実施例の定常消費電力は、カスコ
ードアンプのアイドル電流によって決まる。アイドル電
流は後述例に示す通り、約23mAとすることができる。そ
の場合の定常消費電力は約2.3W(23mA×100V)となる。こ
の値は図６に併記した数25の20Wに比べて約１／８以下
と小さいことが理解される。

【０１１３】次に、上記と同様Ｃ_oを16pFと仮定して、
ポンピングのための消費電力を求める。周波数ｆが100M
Hzで出力電圧振幅E_ppが75V_pp／√2の場合のポンピング
電力Ｗ_pは数31に示す通り約8.5Wとなる。

【０１１４】

【数３１】

【０１１５】図11のフィルタ60は、上記ポンピング電力
を軽減するために使用する。

【０１１６】フィルタ60の具体例を図12に示す。同図60
−2は２次のフィルタ，60−3は３次のフィルタ，60−4
は４次のフィルタである。数32,33,34はそれぞれの振幅
平坦用設計公式である。同図においてキャパシタの値Ｃ
はＣＲＴの電極端子のストレイキャパシタであり、上記
計算では既述の通り10pFと仮定した。以下の計算におい
ても同じ仮定をする。図12の各フィルタの３dB帯域幅f_c
を100MHzに等置し

【０１１７】

【数３２】

【０１１８】

【数３３】

【０１１９】

【数３４】

【０１２０】て設計すると、100MHz×75V_pp／√2の場合
ポンピング電力は、次の通りとなる。

【０１２１】２次……Ｗｐ≦７Ｗ３次……Ｗｐ≦６.７Ｗ４次……Ｗｐ≦６.７Ｗ即ち、フィルタ60の作用によってポンピング電力が低減
される。また、フィルタを構成する抵抗Ｒの作用によっ
てＣＲＴの放電ストレスを吸収し、アクチブ素子の破壊
を防止できる。以上で図12の説明を終わる。

【０１２２】図13に、本発明の大８の実施例を示す。同
図が図12と異なる点は、図12がカソードドライブであっ
たのに対し本図13は第１グリッドドライブであることで
ある。このため、ビデオ信号の極性は逆転する。従っ
て、動作バイアス安定化回路65,66,67,68の構成は若干
修正されている。しかしその動作原理は前記同様故その
説明を省略する。図13の72は、アイドル電流安定化回路
である。これは、図12に適用しても良い。

【０１２３】72の構成の具体例を図14に示す。同図で73
は１対のアナログスイッチ，74は正極性のブランキング
パルス入力端子，75は１対の低域炉波器，76は演算増幅
器とキャパシタとの組合せからなる積分回路，77は抵抗
である。以下に動作を説明する。アナログスイッチ73
は、ブランキングパルス74が存在している期間「ＯＮ」さ
れる。ブランキング期間においてトランジスタ78のアイ
ドル電流は、トランジスタ79のコレクタ電流（約10mA）
と比較される。アイドル電流が10mAより小さい場合に
は、端子Ａの電位は端子Ｂより高くなる。この電位差
は、低域炉波器75を経て、積分器76の出力電位を徐々に
上昇させる。従って、端子Ｃの電位が上昇しトランジス
タ78のアイドル電流が増加する。即ち、トランジスタ78
のアイドル電流の安定化が達成される。以上で図13の説
明を終わる。

【０１２４】図15に72の具体例のもうひとつの例を示
す。同図80は差動増幅器，81はカレントミラー回路，82
はエミッタフォロアである。その動作は図13と同様故説
明を省略する。

【０１２５】アイドル電流安定化回路の効果のひとつは
消費電力のばらつき低減にある。もうひとつの効果は、
カスコード出力アンプの熱暴走を防ぐことにある。

【０１２６】図16に第９の実施例を示す。本例は、第５
の実施例（図８）にバイアス安定化回路を付加したもの
である。

【０１２７】同図において、42,43は図と同じく相補形
電流源差動プッシュプル出力回路手段である。44は極性
反転増幅回路，節点27，27′以降の回路は図示を省略し
てある。節点27の出力は、ＣＲＴのカソード電極へと伝
送され節点27′の出力はＣＲＴの第１グリッド電極へと
伝送される。

【０１２８】90は、節点27のブランキング電圧を電源電
圧マイナス15Vに安定化するための回路である。

【０１２９】91は節点27′のブランキング電圧を15Vに
安定化するための回路である。

【０１３０】90,91の動作は、図11,図13の65,66,67と同
様であるので、その説明を省略する。

【０１３１】92は、入力ブランキング電位を検出するた
めのピーク検波回路，93は電圧フォロアである。従っ
て、カスコードアンプ42の差動対の固定バイアス側端
子：Ａには、入力信号のブランキング電位が自動的に供
給される。従ってブランキング信号期間には、該差動対
トランジスタの内、右側のトランジスタはＯＦＦし、左
側のトランジスタはＯＮする。従って、入力信号の直流
バイアス電圧の製造ばらつきを自動的に吸収できる。

【０１３２】図16の94は92と類似のピーク検波回路であ
る。95は93と類似の電圧フォロア回路である。従って、
カスコードアンプ43の差動対の端子：Ｂへブランキング
電位を自動的に供給する働きを有する。

【０１３３】以上の説明から理解される通り、92,93,94,
95は、入力信号のブランキング電位のばらつきを自動的
に吸収する作用を有し、90,91は出力信号のブランキン
グ電位のばらつきを自動的に吸収する作用を有する。

【０１３４】従って、製造ばらつきを吸収するための可
変抵抗器等の使用を不要化できる。

【０１３５】従って、製品のサービス性，保守性の向上
に有効である。

【０１３６】更に本例においては、図８における電源47
を削除することができる。何故なら出力ブランキング電
圧安定化回路90,91の作用によって、相補形電流源のば
らつきが自動的に補正されるからである。

【０１３７】本発明の第10の実施例を図17に示す。本例
は、既述第７の実施例（図11）の３dB帯域幅（100MHz）
を負帰還ループの位相進み補償によって約300MHzに向上
する例である。以下図11と異なる点のみ説明する。

【０１３８】図17において、100は位相進み補償用キャ
パシタ，101はベース接地トランジスタ（電流フォロ
ア），102はエミッタ抵抗，103はピーキング用キャパシ
タである。キャパシタ100の作用によってループゲイン
（既出式30のＧｌ）の位相が周波数100MHz以上において
進相される。キャパシタ100と抵抗70の積（帰還素の時
定数）に等しく、キャパシタ103と抵抗102の積（入力ピ
ーキング回路の時定数）を設定することによって、系全
体の周波数特性は平坦に保たれる。総合3dB帯域幅は、
カスコードアンプ61の出力トランジスタの利得帯域幅積
（数30に併記した通り約300MHz）300MHzに近い値とな
る。尚、同図において、かっこ内に記したピーキングコ
イル104は3dB帯域幅を300MHzより更に向上する場合に有
効なものである。その作用は、カスコードアンプ61の入
力側節点のストレイキャパシタに起因する位相遅れを軽
減することにある。

【０１３９】

【発明の効果】上記の記述から理解される通り、本発明
によれば、メリット指数Ｍの値が３以上の効率の優れた
ピーキング回路を提供できる。また、本発明の第４,第
５,第７の実施例によれば、ビデオ出力回路の高効率化
を実現できる。また本発明の第５の実施例によればＣＲ
Ｔの第１グリッドとカソードとを差動ドライブするに適
したビデオ出力回路を提供できる。

【０１４０】第６の実施例によれば効率の良い前置増幅
回路を提供できる。第８の実施例によればアイドル電流
のばらつき低減と安定化が達成される。また、第７，８
の実施例における後置フィルタ60に含まれる直列抵抗に
よってアクチブ素子をＣＲＴの放電ストレスから守るこ
とができる。第９の実施例によればブランキング電位の
ばらつき低減と安定化が達成され、従って電源電力の有
効活用が可能となり、従って、ビデオ出力回路の高効率
化が達成される。

【図面の簡単な説明】

【図１】従来技術

【図２】本発明の第１の実施例

【図３】本発明の第１，第２の実施例の根配置図

【図４】本発明の第２の実施例

【図５】本発明の第３の実施例

【図６】第１の実施例の具体例

【図７】本発明の第４の実施例

【図８】本発明の第５の実施例

【図９】本発明の第６の実施例

【図１０】第６の実施例の周波数特性

【図１１】本発明の第７の実施例

【図１２】図11のフィルタ60の具体例

【図１３】本発明の第８の実施例

【図１４】図13のアイドル電流安定化回路の具体例

【図１５】図13のアイドル電流安定化回路の具体例

【図１６】本発明の第９の実施例

【図１７】本発明の第10の実施例

【符号の説明】

１…電流源、２…抵抗、３，４，５，７，９，10…キャパシタ、６…インダクタ、８…ブリッジドＴ形回路、 14…ブリッジドＴ形回路、 24…定抵抗回路、 25…直列ピーキング回路、 37…相補形電圧フォロア、 42，43…差動カスコード出力回路、 52…ケーブル(線路)、 42／43…相補形電流源差動プッシュプル出力回路手段、 61／62…相補形電流源プッシュプル出力回路手段、 70…電圧負帰還環手段用抵抗器、 65…出力ブランキング電位検出手段、 72…アイドル電流安定化回路手段、 92，94…入力ブランキング電位検出手段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤倉恒雄神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報映像開発センター内 (72)発明者藤原貴彦神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報映像開発センター内

Claims

【特許請求の範囲】

【請求項１】ブリッジドＴ形回路手段と、これに直列に
接続されたインダクタ手段、及びインダクタと抵抗との
並列回路手段を備え、これらの手段は、複数のストレイ
キャパシタと共に４次以上のローパスフィルタを形成
し、該ローパスフィルタのメリット指数の値が３以上で
あることを特徴とする広帯域ビデオ出力回路。
【請求項２】１項のビデオ出力回路をカスコード出力回
路手段と相補形電圧フォロア回路手段との間に配置して
なるビデオ出力回路。
【請求項３】相補形電流源差動プッシュプル出力回路手
段によって、ＣＲＴの第１グリッド電極とカソード電極
とを差動的にドライブしてなるＣＲＴディスプレイ用ビ
デオ出力回路。
【請求項４】１項または３項のビデオ出力回路の入力側
にカスコード増幅手段を備え、該カスコード増幅手段の
入力側にケーブル結合回路手段を備え、該ケーブル結合
回路手段入力側及び出力側に電圧フォロア手段を備え、
かつ該ケーブルの片道遅延時間と、総合３dB周波数帯域
幅との積を0.125以上0.5以下としてなる前置周波数特性
補償回路と組合せてなるビデオ出力回路。
【請求項５】相補形電流源プッシュプル出力回路手段と
電圧負帰還用抵抗手段とを備え、該抵抗手段によってビ
デオ出力負荷抵抗手段を実質的に用いずに、ビデオ出力
信号の周波数特性を平坦化してなるビデオ出力回路。
【請求項６】５項において、該プッシュプル出力回路手
段のアイドル電流を検出する検出手段とアイドル電流を
制御する制御手段とを備え、両者によってアイドル電流
安定化回路手段を形成してなるビデオ出力回路。
【請求項７】３項において入力ブランキング信号電位を
検出する検出手段を備え、差動対の入力バイアス電圧を
制御する制御手段を備え、両者によって入力ブランキン
グ信号電位安定化回路手段を形成してなるビデオ出力回
路。
【請求項８】３項において、出力ブランキング信号電位
を検出する検出手段を備え、出力バイアス電圧を制御す
る制御手段を備え、両者によって出力ブランキング信号
電位安定化回路手段を形成してなるビデオ出力回路。
【請求項９】３項と１項とを組合せてなるビデオ出力回
路。
【請求項１０】相補形電流プッシュプル出力回路手段，
電圧負帰還用抵抗手段，該抵抗手段と並列に接続された
位相進み補償用キャパシタ手段及び入力側電流フォロア
手段を備え、該入力側電流フォロアの出力と該相補形電
流プッシュプル出力回路手段とを該抵抗手段及び該キャ
パシタ手段によって結合してなるビデオ出力回路。