JPH0516181B2 - - Google Patents
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- JPH0516181B2 JPH0516181B2 JP57081583A JP8158382A JPH0516181B2 JP H0516181 B2 JPH0516181 B2 JP H0516181B2 JP 57081583 A JP57081583 A JP 57081583A JP 8158382 A JP8158382 A JP 8158382A JP H0516181 B2 JPH0516181 B2 JP H0516181B2
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- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体基板に設けた溝内に誘電体材料
を充填して複数の半導体素子間相互の絶縁分離
（アイソレーシヨン）を行なつた半導体装置に関
するものである。
を充填して複数の半導体素子間相互の絶縁分離
（アイソレーシヨン）を行なつた半導体装置に関
するものである。
上記絶縁分離は、従来のPN接合分離に比べ
て、所要面積と寄生容量が非常に小さく、高集積
高速LSIに適している。ところが、任意の溝幅の
溝に誘電体材料を平坦に埋め込む必要がある（表
面に凹凸が生じると、その上に形成する配線金属
が切断される可能性が大きくなる等の欠点が生じ
る。）ため、その平坦化のためにプロセスが複雑
になる欠点があつた。
て、所要面積と寄生容量が非常に小さく、高集積
高速LSIに適している。ところが、任意の溝幅の
溝に誘電体材料を平坦に埋め込む必要がある（表
面に凹凸が生じると、その上に形成する配線金属
が切断される可能性が大きくなる等の欠点が生じ
る。）ため、その平坦化のためにプロセスが複雑
になる欠点があつた。
本発明の目的は、上記従来技術の欠点を除去
し、簡単なプロセスで溝内に誘電体材料（本明細
書では、多結晶シリコン、非晶質シリコン、
SiO2、Si3N4など、アイソレーシヨンのために溝
内に充填する材料を総称して誘電体材料と記す）
を平坦に充填できる溝構造を備えた半導体装置を
提供することにある。
し、簡単なプロセスで溝内に誘電体材料（本明細
書では、多結晶シリコン、非晶質シリコン、
SiO2、Si3N4など、アイソレーシヨンのために溝
内に充填する材料を総称して誘電体材料と記す）
を平坦に充填できる溝構造を備えた半導体装置を
提供することにある。
この目的を達成するために、本発明の半導体装
置は、半導体基板に設けた断面形状がＹ字形であ
る溝内に誘電体材料をCVD（ケミカル ヴエイパ
ー デポジシヨン（Chemical Vapor
Deposition））法、またはCVD法および熱酸化法
を用いて充填して素子間の絶縁分離を行なう半導
体装置において、上記溝の断面形状を 1.0≧Ｈ／Ｄ≧0.1＋0.625（Ｗ／Ｄ）2 但しＷ：溝の開口部の幅 Ｄ：溝の深さ Ｈ：溝の充填時に半導体基板表面に形成される誘
電体材料の膜厚 Ｗ／Ｄ≦1.2 なる条件を満たす範囲内に選んだことを特徴とす
る。
置は、半導体基板に設けた断面形状がＹ字形であ
る溝内に誘電体材料をCVD（ケミカル ヴエイパ
ー デポジシヨン（Chemical Vapor
Deposition））法、またはCVD法および熱酸化法
を用いて充填して素子間の絶縁分離を行なう半導
体装置において、上記溝の断面形状を 1.0≧Ｈ／Ｄ≧0.1＋0.625（Ｗ／Ｄ）2 但しＷ：溝の開口部の幅 Ｄ：溝の深さ Ｈ：溝の充填時に半導体基板表面に形成される誘
電体材料の膜厚 Ｗ／Ｄ≦1.2 なる条件を満たす範囲内に選んだことを特徴とす
る。
すなわち、本発明は溝の幅を一定寸法以下に制
限することによつてCVD法（少なくとも１回は
必ず行なう）または熱酸化法で形成された埋込用
誘電体材料の平坦化エツチングを容易にするもの
である。これは、CVD法および熱酸化法では溝
の側面からも誘電体膜の形成が起こるため狭い溝
は充填されやすいからである。
限することによつてCVD法（少なくとも１回は
必ず行なう）または熱酸化法で形成された埋込用
誘電体材料の平坦化エツチングを容易にするもの
である。これは、CVD法および熱酸化法では溝
の側面からも誘電体膜の形成が起こるため狭い溝
は充填されやすいからである。
以下、本発明を図面を用いて説明する。
第１図は本発明の原理を説明するための模式的
断面図である。図において、１は半導体基板、２
は断面形状が、Ｙ字形であるアイソレーシヨン用
の溝、３は誘電体材料の膜である。
断面図である。図において、１は半導体基板、２
は断面形状が、Ｙ字形であるアイソレーシヨン用
の溝、３は誘電体材料の膜である。
アイソレーシヨン用の溝２の幅Ｗの上限値は、
溝２の深さＤと例えばCVD法で形成した誘電体
材料の膜厚Ｈによつて変化する。まず、アイソレ
ーシヨン溝幅の最適値について説明する。
溝２の深さＤと例えばCVD法で形成した誘電体
材料の膜厚Ｈによつて変化する。まず、アイソレ
ーシヨン溝幅の最適値について説明する。
第１図に示すように、アイソレーシヨン用の溝
２の幅（溝の開口部の幅）をＷ、深さをＤ、誘電
体材料のCVD膜厚をＨ、CVD後の表面の窪みを
Ａとすると、種々実験の結果から、 Ａ＝Ｈ−√2−（２）2 (1) の関係が成り立つたことが分つた。
２の幅（溝の開口部の幅）をＷ、深さをＤ、誘電
体材料のCVD膜厚をＨ、CVD後の表面の窪みを
Ａとすると、種々実験の結果から、 Ａ＝Ｈ−√2−（２）2 (1) の関係が成り立つたことが分つた。
ここで、(1)式をＤで規格化すると、
Ａ／Ｄ＝Ｈ／Ｄ−√（）2−（2）2 (2)
となる。
表面の窪みＡが大きくなると配線金属が切れや
すくなるので、Ａの上限は断線率で制限される。
配線として使用するAl膜の膜厚はデバイスの寸
法に依存し、おおむね溝の深さＤの1/3である
（スケーリング則を考慮している）。そこで、Al
膜の膜厚をＤ／３としたときの、Al膜の断線率
と窪みの大きさの割合Ａ／Ｄとの関係を測定した
ところ、第２図に示したグラフのようになり、Ａ
がＤの20％以下であれば断線が起ころないことが
わかつた。従つて、例えば溝の深さ3μｍ、Al膜
の厚さ1μｍとしたとき、Ａは0.6μｍ以下にする必
要がある。
すくなるので、Ａの上限は断線率で制限される。
配線として使用するAl膜の膜厚はデバイスの寸
法に依存し、おおむね溝の深さＤの1/3である
（スケーリング則を考慮している）。そこで、Al
膜の膜厚をＤ／３としたときの、Al膜の断線率
と窪みの大きさの割合Ａ／Ｄとの関係を測定した
ところ、第２図に示したグラフのようになり、Ａ
がＤの20％以下であれば断線が起ころないことが
わかつた。従つて、例えば溝の深さ3μｍ、Al膜
の厚さ1μｍとしたとき、Ａは0.6μｍ以下にする必
要がある。
さて、表面の窪みＡは、溝の深さＤの20％以下
となることが望ましいので、この条件は、 0.2≧Ｈ／Ｄ−√（）2−（2）2 (3) と表わされる。(3)式を変形すると、 Ｈ／Ｄ≧0.1＋0.625（Ｗ／Ｄ）2 (4) となる。
となることが望ましいので、この条件は、 0.2≧Ｈ／Ｄ−√（）2−（2）2 (3) と表わされる。(3)式を変形すると、 Ｈ／Ｄ≧0.1＋0.625（Ｗ／Ｄ）2 (4) となる。
(4)式で表わされる領域を図示すると第３図の斜
線部となり、この斜線部の範囲に入るように
溝幅Ｗを決める必要がある。さらに、埋込材料
（充填する誘電体材料）のCVD膜厚は厚くなる
程、CVDに時間がかかり膜厚のばらつきも大き
くなるので、CVD膜厚Ｈは溝の深さＤよりも小
さいこと（Ｈ／Ｄ≦1.0）が望ましい。従つて、
溝幅Ｗは第３図における二重斜線部の範囲に入
るように決めることがより望ましい。
線部となり、この斜線部の範囲に入るように
溝幅Ｗを決める必要がある。さらに、埋込材料
（充填する誘電体材料）のCVD膜厚は厚くなる
程、CVDに時間がかかり膜厚のばらつきも大き
くなるので、CVD膜厚Ｈは溝の深さＤよりも小
さいこと（Ｈ／Ｄ≦1.0）が望ましい。従つて、
溝幅Ｗは第３図における二重斜線部の範囲に入
るように決めることがより望ましい。
このように溝の断面形状を決めることによつ
て、容易に絶縁分離領域の平坦化が達成される。
て、容易に絶縁分離領域の平坦化が達成される。
次に、バイポーラ集積回路の製造に関する実施
例を用いて、本発明を具体的に説明する。
例を用いて、本発明を具体的に説明する。
第４図ａ〜ｆは本発明の誘電体分離溝構造を有
する半導体装置の製造工程説明図で、同図ｆは本
発明の一実施例の半導体装置（バイポーラ集積回
路）の断面構造を示している。以下、図面の順番
ａ〜ｆに対応させて説明する。
する半導体装置の製造工程説明図で、同図ｆは本
発明の一実施例の半導体装置（バイポーラ集積回
路）の断面構造を示している。以下、図面の順番
ａ〜ｆに対応させて説明する。
(a)：面方位（100）のSi基板４の表面にコレクタ
埋込層（厚さ約1.0μｍ）５を設け、その上にト
ランジスタの能動部分となるSiエピタキシヤル
層（厚さ約1.5μｍ）６を形成した後、その表面
を熱酸化してSiO2膜（厚さ約1000Å）７を形
成し、さらにその上に周知のCVD法によつて
Si3N4膜（厚さ約2000Å）８を形成した。
埋込層（厚さ約1.0μｍ）５を設け、その上にト
ランジスタの能動部分となるSiエピタキシヤル
層（厚さ約1.5μｍ）６を形成した後、その表面
を熱酸化してSiO2膜（厚さ約1000Å）７を形
成し、さらにその上に周知のCVD法によつて
Si3N4膜（厚さ約2000Å）８を形成した。
(b)：通常のホトエツチング法を用いてSi3N4膜８
をパターニングした後、露出されたSiO2膜７
をオーバエツチしてSi3N4膜のひさし９を形成
した。次に、アルカリ系異方性エツチング液を
用いてSiエピタキシヤル層６を約1μｍエツチし
て斜めの（111）面、（55度）１０を形成し、さ
らにSi3N4膜８をマスクにして反応スパツタ法
でSiを約2μｍエツチし、埋込層５を突き抜ける
ほぼ垂直な溝１１を形成した。ここで、Si3N4
膜のパターン幅１２は、SiO2膜７のサイドエ
ツチを含めた溝の幅（パターン幅）１３が溝の
深さ１４よりも大きくならないようにし、2μ
ｍ以下に限定した。
をパターニングした後、露出されたSiO2膜７
をオーバエツチしてSi3N4膜のひさし９を形成
した。次に、アルカリ系異方性エツチング液を
用いてSiエピタキシヤル層６を約1μｍエツチし
て斜めの（111）面、（55度）１０を形成し、さ
らにSi3N4膜８をマスクにして反応スパツタ法
でSiを約2μｍエツチし、埋込層５を突き抜ける
ほぼ垂直な溝１１を形成した。ここで、Si3N4
膜のパターン幅１２は、SiO2膜７のサイドエ
ツチを含めた溝の幅（パターン幅）１３が溝の
深さ１４よりも大きくならないようにし、2μ
ｍ以下に限定した。
(c)：チヤネル発生防止の目的で、埋込層５と反対
の導電性を持つ不純物をイオン打込み法によつ
て溝１１の底面に導入し、チヤネルストツパ層
１５を形成した。次いで、N2雰囲気中でアニ
ールした後、Si3N4膜８をマスクに選択酸化を
行ない溝内に厚いSiO2膜（厚さ約4000Å）１
６を形成した。マスクに用いた上記Si3N4膜８
を除去した後、再びSi3N4膜１７を全面に被着
し、さらにCVD法によつて多結晶Si１８を被
着した。ここで、多結晶Si１８の膜厚は溝の深
さ１４と同程度の約3μｍとした。このとき、
多結晶Si１８の表面に生ずる窪み１９は非常に
小さく約0.3μｍであつた。
の導電性を持つ不純物をイオン打込み法によつ
て溝１１の底面に導入し、チヤネルストツパ層
１５を形成した。次いで、N2雰囲気中でアニ
ールした後、Si3N4膜８をマスクに選択酸化を
行ない溝内に厚いSiO2膜（厚さ約4000Å）１
６を形成した。マスクに用いた上記Si3N4膜８
を除去した後、再びSi3N4膜１７を全面に被着
し、さらにCVD法によつて多結晶Si１８を被
着した。ここで、多結晶Si１８の膜厚は溝の深
さ１４と同程度の約3μｍとした。このとき、
多結晶Si１８の表面に生ずる窪み１９は非常に
小さく約0.3μｍであつた。
(d)：次に、等方性のエツチング液を用いて多結晶
Si１８をSi3N4膜１７の表面が出るまでエツチ
ングを行なつた。このときの多結晶Siの窪み２
０も約0.3μｍであつた。
Si１８をSi3N4膜１７の表面が出るまでエツチ
ングを行なつた。このときの多結晶Siの窪み２
０も約0.3μｍであつた。
(e)：次に、熱酸化を行なつて溝内に充填された多
結晶Siの表面にSiO2膜（厚さ約4000Å）２１
を形成し、表面のSi3N4膜１７を除去し、アイ
ソレーシヨン工程が完了した。
結晶Siの表面にSiO2膜（厚さ約4000Å）２１
を形成し、表面のSi3N4膜１７を除去し、アイ
ソレーシヨン工程が完了した。
(f)：次に、Siエピタキシヤル層６にコレクタ取出
し用拡散層２２、ベース領域２３を形成した
後、表面にパシベーシヨン膜２４を形成した。
次に、エミツタ領域２５を形成し、さらにコレ
クタ電極２６、エミツタ電極２７、ベース電極
２８を設けて、バイポーラトランジスタが完成
した。
し用拡散層２２、ベース領域２３を形成した
後、表面にパシベーシヨン膜２４を形成した。
次に、エミツタ領域２５を形成し、さらにコレ
クタ電極２６、エミツタ電極２７、ベース電極
２８を設けて、バイポーラトランジスタが完成
した。
以上説明したように、本発明を用いることによ
つて、容易に分離領域の平坦化が達成され、従来
の複雑なアイソレーシヨン工程が約1/2に短縮さ
れ生産性が著しく向上する。
つて、容易に分離領域の平坦化が達成され、従来
の複雑なアイソレーシヨン工程が約1/2に短縮さ
れ生産性が著しく向上する。
なお、前記実施例では、溝へ埋込む誘電体材料
として多結晶Siを用いているが、その代りに
SiO2等の他の誘電体材料を用いることも可能で
ある。
として多結晶Siを用いているが、その代りに
SiO2等の他の誘電体材料を用いることも可能で
ある。
第１図は本発明の原理を説明するための模式的
断面。第２図はAl配線の断線率と窪みの大きさ
の割合との関係を示すグラフ、第３図は本発明に
よる溝形状の選定範囲を示すグラフ、第４図ａ〜
ｆは本発明の一実施例の半導体装置の製造工程説
明図である。 １……半導体基板、２……アイソレーシヨン用
の溝、３……誘電体材料の膜、４……シリコン基
板、５……コレクタ埋込層、６……Siエピタキシ
ヤル層、７……SiO2膜、８……Si3N4膜、９……
Si3N4膜のひさし、１０……斜めのエツチ面、１
１……ほぼ垂直なエツチ面、１２……Si3N4膜の
パターン幅、１３……SiO2膜のパターン幅、１
４……溝の深さ、１５……チヤネルストツパ層、
１６……SiO2膜、１７……Si3N4膜、１８……多
結晶Si（誘電体材料）、１９，２０……窪み、２１
……SiO2膜、Ｗ……溝の開口部の溝、Ｄ……溝
の深さ、Ｈ……誘電体材料の膜厚、Ａ……表面の
窪み。
断面。第２図はAl配線の断線率と窪みの大きさ
の割合との関係を示すグラフ、第３図は本発明に
よる溝形状の選定範囲を示すグラフ、第４図ａ〜
ｆは本発明の一実施例の半導体装置の製造工程説
明図である。 １……半導体基板、２……アイソレーシヨン用
の溝、３……誘電体材料の膜、４……シリコン基
板、５……コレクタ埋込層、６……Siエピタキシ
ヤル層、７……SiO2膜、８……Si3N4膜、９……
Si3N4膜のひさし、１０……斜めのエツチ面、１
１……ほぼ垂直なエツチ面、１２……Si3N4膜の
パターン幅、１３……SiO2膜のパターン幅、１
４……溝の深さ、１５……チヤネルストツパ層、
１６……SiO2膜、１７……Si3N4膜、１８……多
結晶Si（誘電体材料）、１９，２０……窪み、２１
……SiO2膜、Ｗ……溝の開口部の溝、Ｄ……溝
の深さ、Ｈ……誘電体材料の膜厚、Ａ……表面の
窪み。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に設けた断面形状がＹ字形である
溝内に誘電体材料をCVD法、またはCVD法およ
び熱酸化法を用いて充填して素子間の絶縁分離を
行なう半導体装置において、上記溝の断面形状を 1.0≧Ｈ／Ｄ≧0.1＋0.625（Ｗ／Ｄ）2 但しＷ：溝の開口部の幅 Ｄ：溝の深さ Ｈ：溝の充填時に半導体基板表面に形成される誘
電体材料の膜厚 Ｗ／Ｄ≦1.2 なる条件を満たす範囲内に選んだことを特徴とす
る誘電体分離構造を有する半導体装置。 ２ 上記溝内にSi3N4膜を介して上記誘電体材料
が充填されていることを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081583A JPS58199536A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081583A JPS58199536A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58199536A JPS58199536A (ja) | 1983-11-19 |
| JPH0516181B2 true JPH0516181B2 (ja) | 1993-03-03 |
Family
ID=13750337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081583A Granted JPS58199536A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199536A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326664A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離溝の充填方法 |
| JPH07326663A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
-
1982
- 1982-05-17 JP JP57081583A patent/JPS58199536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58199536A (ja) | 1983-11-19 |
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