JPH051621B2 - - Google Patents
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- JPH051621B2 JPH051621B2 JP59131241A JP13124184A JPH051621B2 JP H051621 B2 JPH051621 B2 JP H051621B2 JP 59131241 A JP59131241 A JP 59131241A JP 13124184 A JP13124184 A JP 13124184A JP H051621 B2 JPH051621 B2 JP H051621B2
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- JP
- Japan
- Prior art keywords
- diffusion region
- fet
- substrate
- substrate voltage
- gate electrode
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、広義には半導体基板上に形成した
回路を開示するものであり、特に大規模集積回路
（LSI）における基板電圧発生装置の改良に関す
るものである。
回路を開示するものであり、特に大規模集積回路
（LSI）における基板電圧発生装置の改良に関す
るものである。
［従来技術］
LISチツプの半導体基板は、その基板上に設け
た回路が信号の発生や処理の動作を適正に行なう
ための基準電圧を与えるように、回路の動作部分
に対して所定の基準電位に保たれていなければな
らない。現存する基板電圧発生装置は、典型的に
は、基板に対する電荷の最大電流として約20μA
を出力する。しかし集積回路におけるデバイスの
個数や集積密度が増大してくると、基板からの拡
散漏洩電流が重大な要因となる。すなわち、超大
規模集積回路（VLSI）において所望の基板電圧
を維持しようとするなら、基板電圧発生装置が占
める面積を増大せざるを得ず、従つて集積回路チ
ツプ上のきわめて貴重な使用可能領域のうちの広
い面積をこの基板電圧発生装置が徒らに占めてし
まうことになる。そのような典型的な基板電圧発
生回路の従来例は、米国特許第3790812号、第
3806741号及び第4208595号に開示されている。こ
れらの従来技術の回路は、集積密度が低く、すな
わち拡散漏洩電流が比較的小さいような集積回路
においては十分に良好に動作するのだが、最近の
VLSIチツプにおいては、使用できる基板上の面
積が小さいので、そのチツプに必要な、かなり高
い程度の基板電荷の汲み上げ能力をみたすことは
できないのである。
た回路が信号の発生や処理の動作を適正に行なう
ための基準電圧を与えるように、回路の動作部分
に対して所定の基準電位に保たれていなければな
らない。現存する基板電圧発生装置は、典型的に
は、基板に対する電荷の最大電流として約20μA
を出力する。しかし集積回路におけるデバイスの
個数や集積密度が増大してくると、基板からの拡
散漏洩電流が重大な要因となる。すなわち、超大
規模集積回路（VLSI）において所望の基板電圧
を維持しようとするなら、基板電圧発生装置が占
める面積を増大せざるを得ず、従つて集積回路チ
ツプ上のきわめて貴重な使用可能領域のうちの広
い面積をこの基板電圧発生装置が徒らに占めてし
まうことになる。そのような典型的な基板電圧発
生回路の従来例は、米国特許第3790812号、第
3806741号及び第4208595号に開示されている。こ
れらの従来技術の回路は、集積密度が低く、すな
わち拡散漏洩電流が比較的小さいような集積回路
においては十分に良好に動作するのだが、最近の
VLSIチツプにおいては、使用できる基板上の面
積が小さいので、そのチツプに必要な、かなり高
い程度の基板電荷の汲み上げ能力をみたすことは
できないのである。
［発明が解決しようとする問題点］
この発明の目的は、改良された基板電圧発生装
置を提供することにある。
置を提供することにある。
この発明の他の目的は、集積回路が占める単位
面積あたりに、比較的大きい値の電流を供給する
ことのできる基板電圧発生装置を提供することに
ある。
面積あたりに、比較的大きい値の電流を供給する
ことのできる基板電圧発生装置を提供することに
ある。
［問題点を解決するための手段］
本発明の目的、特徴、及び長所は以下に開示す
る改良された基板電圧発生装置によつて達成され
る。
る改良された基板電圧発生装置によつて達成され
る。
ここで開示する基板電圧発生装置は、従来のも
のよりも、単位面積の回路に対して1.5倍の電流
を供給することができる。すなわち、単位面積あ
たりの高い静電容量をもち三重プレート構造のポ
ンピング用コンデンサを用いた手段と、基板電圧
発生装置の電荷ポンピング回路のまわりのガード
リングとして電流沈降用デバイスのソース拡散領
域またはドレイン拡散領域を利用するという技術
を用いてスペースを節約することとによつて上記
の効果は達成されるのである。この発明の基板電
圧発生装置の他の特徴は、かなりの量の拡散漏洩
電流をもつ大型のVLSIチツプにおいても、比較
的大きな電流を供給することでその基板電圧を維
持することを可能としたことにある。
のよりも、単位面積の回路に対して1.5倍の電流
を供給することができる。すなわち、単位面積あ
たりの高い静電容量をもち三重プレート構造のポ
ンピング用コンデンサを用いた手段と、基板電圧
発生装置の電荷ポンピング回路のまわりのガード
リングとして電流沈降用デバイスのソース拡散領
域またはドレイン拡散領域を利用するという技術
を用いてスペースを節約することとによつて上記
の効果は達成されるのである。この発明の基板電
圧発生装置の他の特徴は、かなりの量の拡散漏洩
電流をもつ大型のVLSIチツプにおいても、比較
的大きな電流を供給することでその基板電圧を維
持することを可能としたことにある。
また、従来使用されていた電界効果（FET）
ポンピングダイオードのかわりに、本来的にPN
接合を備えたダイオードを有効利用することによ
り、基板電圧発生装置の一層のスペース節約がは
かられる。さらにまた、基板電圧発生装置の単位
面積あたりの電荷汲み上げ容量を高めるという特
徴は、電荷ポンピング用コンデンサに直列に結合
した余分な容量部分を低減することによつて実現
される。尚、その余分な容量の低減は、従来の
FETダイオードと、そのダイオードに接続した
ソース拡散領域とを除去することにより達成され
る。上述した全ての特徴を実現することにより、
基板電圧発生装置は、かなり大きい拡散漏洩電流
をもつ大型のVLSIチツプにおいて適正な基板バ
イアス電圧を維持するのに必要なだけの、比較的
大きな電流を供給する一方、基板電圧発生装置自
身が占めるスペースは低減されるのである。
ポンピングダイオードのかわりに、本来的にPN
接合を備えたダイオードを有効利用することによ
り、基板電圧発生装置の一層のスペース節約がは
かられる。さらにまた、基板電圧発生装置の単位
面積あたりの電荷汲み上げ容量を高めるという特
徴は、電荷ポンピング用コンデンサに直列に結合
した余分な容量部分を低減することによつて実現
される。尚、その余分な容量の低減は、従来の
FETダイオードと、そのダイオードに接続した
ソース拡散領域とを除去することにより達成され
る。上述した全ての特徴を実現することにより、
基板電圧発生装置は、かなり大きい拡散漏洩電流
をもつ大型のVLSIチツプにおいて適正な基板バ
イアス電圧を維持するのに必要なだけの、比較的
大きな電流を供給する一方、基板電圧発生装置自
身が占めるスペースは低減されるのである。
［実施例］
第１図は、基板電圧発生装置の回路の概略ブロ
ツク図であつて、同図において、FETコンデン
サＴ１は、第５図波形Ａで示すような周期的な波
形信号を入力するための入力ゲート端子Ａを備え
ている。そのFETコンデンサＴ１は単位面積あ
たりの容量を増大した三重プレートMOS（金属酸
化半導体）容量領域を有しており、その詳細な図
は第４図に示してある。そのFETコンデンサＴ
１は第３図に示すような平面配置であり、その構
造的配置は好適には、第２図の断面図で示され
る。
ツク図であつて、同図において、FETコンデン
サＴ１は、第５図波形Ａで示すような周期的な波
形信号を入力するための入力ゲート端子Ａを備え
ている。そのFETコンデンサＴ１は単位面積あ
たりの容量を増大した三重プレートMOS（金属酸
化半導体）容量領域を有しており、その詳細な図
は第４図に示してある。そのFETコンデンサＴ
１は第３図に示すような平面配置であり、その構
造的配置は好適には、第２図の断面図で示され
る。
FETコンデンサＴ１の入力ゲート端子Ａに入
力される周期的な波形信号は典型的には10MHzの
方形波であり、この信号によつて基板電圧発生装
置が駆動される。FETコンデンサＴ１のもう一
方の端子は符号Ｂで示してあり、電流沈降用
FETデバイスＴ２のドレインとゲートの両方に
接続されている。電流沈降用FETデバイスＴ２
のソース拡散領域はアース端子に接続されてい
る。尚、電流沈降用FETデバイスＴ２のソース
拡散領域４０（第２図）は、本来のソースとして
の役割の他、第３図に示すように基板電圧発生装
置の回路のまわりをとり囲む絶縁リングとしての
第２の機能も備えている。
力される周期的な波形信号は典型的には10MHzの
方形波であり、この信号によつて基板電圧発生装
置が駆動される。FETコンデンサＴ１のもう一
方の端子は符号Ｂで示してあり、電流沈降用
FETデバイスＴ２のドレインとゲートの両方に
接続されている。電流沈降用FETデバイスＴ２
のソース拡散領域はアース端子に接続されてい
る。尚、電流沈降用FETデバイスＴ２のソース
拡散領域４０（第２図）は、本来のソースとして
の役割の他、第３図に示すように基板電圧発生装
置の回路のまわりをとり囲む絶縁リングとしての
第２の機能も備えている。
第１図の基板電圧発生装置の回路において、端
子ＢはまたPN接合のダイオードＤ３のカソード
に接続されており、このダイオードＤ３は拡散領
域を端子Ｂで基板に接続することにより形成され
る。ダイオードＤ３のアノードは符号Ｃで示して
あり、この基板電圧発生装置の出力端子となるも
のである。またダイオードＤ３のアノード端子Ｃ
は負の電流を集積回路チツプのまわりに分散し、
以て基板に対して所望の負のバイアス電圧をつく
り出すための電流経路をあたえる。この本来的な
PN接合のダイオードＤ３は、端子Ｂの全ての拡
散領域に直接隣接するように基板の接点に金属を
配置することによつてその性能を有効に利用でき
る。すなわち、この構成によつてPN接合と端子
Ｂとの直列抵抗を最小に抑えるとができるのであ
る。
子ＢはまたPN接合のダイオードＤ３のカソード
に接続されており、このダイオードＤ３は拡散領
域を端子Ｂで基板に接続することにより形成され
る。ダイオードＤ３のアノードは符号Ｃで示して
あり、この基板電圧発生装置の出力端子となるも
のである。またダイオードＤ３のアノード端子Ｃ
は負の電流を集積回路チツプのまわりに分散し、
以て基板に対して所望の負のバイアス電圧をつく
り出すための電流経路をあたえる。この本来的な
PN接合のダイオードＤ３は、端子Ｂの全ての拡
散領域に直接隣接するように基板の接点に金属を
配置することによつてその性能を有効に利用でき
る。すなわち、この構成によつてPN接合と端子
Ｂとの直列抵抗を最小に抑えるとができるのであ
る。
また、端子Ｂの電圧は、第５図の波形Ｂで示す
ように、端子Ａから入力する波形の変化に対応し
て変化する。端子Ｂの電圧が、PN接合ダイオー
ドＤ３を流れる電流が順方向となる程度に十分に
低くなると、正の電流が端子Ｃから端子Ｂへと導
かれ、こうして第５図Ｃで示す波形の基板電圧
VSXに対応する負電荷の移行が生じる。
ように、端子Ａから入力する波形の変化に対応し
て変化する。端子Ｂの電圧が、PN接合ダイオー
ドＤ３を流れる電流が順方向となる程度に十分に
低くなると、正の電流が端子Ｃから端子Ｂへと導
かれ、こうして第５図Ｃで示す波形の基板電圧
VSXに対応する負電荷の移行が生じる。
FETコンデンサデバイスＴ１は、基板電圧発
生装置において電荷ポンピングコンデンサとして
働く。FETコンデンサＴ１はデプレツシヨンモ
ードのデバイスであり、そのドレインはソースに
接続してある。そうして、そのゲートと、ドレイ
ン及びソースの間の反転層がコンデンサＣ１を形
成する。電流沈降用FETデバイスＴ２は、端子
Ｂからアース端子への電流しか許容されていない
ときはダイオードとして動作する。（尚このとき、
負のしきい値効果によつてデバイスＴ２を通過す
る微少な逆流電流が存在することがある。すなわ
ち、電流沈降用デバイスＴ２のソース、すなわち
端子Ｂの電位が基板電圧VSXよりも下がるとその
ような微少な逆流電流が生じる。この余剰な逆流
電流は、ダイオードＤ３を有効に動作させて端子
Ｂにおける負方向の電圧のシフトを低減すること
によつて低い値に抑えることができる。）PN接
合ダイオードＤ３は基板の端子Ｃから端子Ｂへの
電流のみを許容するようにはたらく。そうして端
子Ａの入力波形電圧が上昇してくると、電子は電
流沈降用FETデバイスＴ２を介して、アース端
子Ｄから端子Ｂへと吸い上げられ、こうして
FETコンデンサＴ１には電荷がたくわえられる。
そのあと、端子Ａの入力波形電圧が下降すると、
端子Ｂに存在する電子は、ダイオードＤ３が順方
向にバイアスされている限りは、ダイオードＤ３
を介して基板端子Ｃへと追い出される。このこと
により、端子Ｃにおける基板電圧VSXは、アース
端子Ｄに対してある適正な負の電位に保たれるの
である。
生装置において電荷ポンピングコンデンサとして
働く。FETコンデンサＴ１はデプレツシヨンモ
ードのデバイスであり、そのドレインはソースに
接続してある。そうして、そのゲートと、ドレイ
ン及びソースの間の反転層がコンデンサＣ１を形
成する。電流沈降用FETデバイスＴ２は、端子
Ｂからアース端子への電流しか許容されていない
ときはダイオードとして動作する。（尚このとき、
負のしきい値効果によつてデバイスＴ２を通過す
る微少な逆流電流が存在することがある。すなわ
ち、電流沈降用デバイスＴ２のソース、すなわち
端子Ｂの電位が基板電圧VSXよりも下がるとその
ような微少な逆流電流が生じる。この余剰な逆流
電流は、ダイオードＤ３を有効に動作させて端子
Ｂにおける負方向の電圧のシフトを低減すること
によつて低い値に抑えることができる。）PN接
合ダイオードＤ３は基板の端子Ｃから端子Ｂへの
電流のみを許容するようにはたらく。そうして端
子Ａの入力波形電圧が上昇してくると、電子は電
流沈降用FETデバイスＴ２を介して、アース端
子Ｄから端子Ｂへと吸い上げられ、こうして
FETコンデンサＴ１には電荷がたくわえられる。
そのあと、端子Ａの入力波形電圧が下降すると、
端子Ｂに存在する電子は、ダイオードＤ３が順方
向にバイアスされている限りは、ダイオードＤ３
を介して基板端子Ｃへと追い出される。このこと
により、端子Ｃにおける基板電圧VSXは、アース
端子Ｄに対してある適正な負の電位に保たれるの
である。
さて、FETコンデンサデバイスＴ１をもつと
詳しく説明すると、第４図には、単位面積あたり
の容量を増大した三重プレートMOSコンデンサ
を示してある。同図において、Ｐ形シリコン基板
２１にはソース拡散領域２２とドレイン拡散領域
２４とが設けられており、このどちらの領域もＮ
形の導電性を示す。ソース拡散領域２２とドレイ
ン拡散領域２４との間にはＮ形のイオン打ち込み
領域２６が設けられており、この領域２６が
MOSデバイスＴ１のデプレツシヨンモードを形
成する。ソース拡散領域２２とドレイン拡散領域
２４の間のチヤネル領域上にはゲート酸化層２８
が被着されている。また、ゲート酸化層２８上に
は多結晶シリコンからなるゲート電極３０が配置
されている。そして、多結晶シリコンゲート電極
３０とＮ型イオン打ち込み領域２６という、二つ
の実質的に平行な層の間にデバイスＴ１の容量Ｃ
１が存在する、という訳である。多結晶シリコン
ゲート電極３０の上には二酸化シリコン層３２が
設けられてなり、また、二酸化シリコン層３２の
上には金属層３４が設けられてなり、この金属層
３４はソース拡散領域２２とドレイン拡散領域２
４の間の電気的接続をはかる。
詳しく説明すると、第４図には、単位面積あたり
の容量を増大した三重プレートMOSコンデンサ
を示してある。同図において、Ｐ形シリコン基板
２１にはソース拡散領域２２とドレイン拡散領域
２４とが設けられており、このどちらの領域もＮ
形の導電性を示す。ソース拡散領域２２とドレイ
ン拡散領域２４との間にはＮ形のイオン打ち込み
領域２６が設けられており、この領域２６が
MOSデバイスＴ１のデプレツシヨンモードを形
成する。ソース拡散領域２２とドレイン拡散領域
２４の間のチヤネル領域上にはゲート酸化層２８
が被着されている。また、ゲート酸化層２８上に
は多結晶シリコンからなるゲート電極３０が配置
されている。そして、多結晶シリコンゲート電極
３０とＮ型イオン打ち込み領域２６という、二つ
の実質的に平行な層の間にデバイスＴ１の容量Ｃ
１が存在する、という訳である。多結晶シリコン
ゲート電極３０の上には二酸化シリコン層３２が
設けられてなり、また、二酸化シリコン層３２の
上には金属層３４が設けられてなり、この金属層
３４はソース拡散領域２２とドレイン拡散領域２
４の間の電気的接続をはかる。
尚、金属層３４と多結晶シリコン３０との間に
は二酸化シリコン層３２を介して容量Ｃ２が存在
する。そして、金属層３４によつてソース拡散領
域２２とドレイン拡散領域２４とを電気的に接続
したことにより、金属層３４とＮ形イオン打ち込
み領域２６とは電気的に共通になり、これらは三
重プレートコンデンサの外側の２つのプレートと
しての働きをもつ。また、第３の内側のプレート
は多結晶シリコンゲート電極３０で構成される。
このようにすると、電荷ポンピングコンデンサＴ
１単位面積あたりの容量はＣ１の単位面積あたり
の容量と、Ｃ２の単位面積あたりの容量の和に等
しい。
は二酸化シリコン層３２を介して容量Ｃ２が存在
する。そして、金属層３４によつてソース拡散領
域２２とドレイン拡散領域２４とを電気的に接続
したことにより、金属層３４とＮ形イオン打ち込
み領域２６とは電気的に共通になり、これらは三
重プレートコンデンサの外側の２つのプレートと
しての働きをもつ。また、第３の内側のプレート
は多結晶シリコンゲート電極３０で構成される。
このようにすると、電荷ポンピングコンデンサＴ
１単位面積あたりの容量はＣ１の単位面積あたり
の容量と、Ｃ２の単位面積あたりの容量の和に等
しい。
そこで、電荷ポンピングコンデンサＴ１の単位
面積あたりの容量を増大させることは次の点にお
いて重要である。すなわち、アース端子Ｄから端
子Ａに入力する波形信号に応じてデバイスＴ２を
介して端子Ｂに汲み上げる電荷の量は、電荷ポン
ピング・コンデンサＴ１の容量に比例するのであ
る。従つて、三重プレートコンデンサＴ１の単位
面積あたりの容量を増大させることにより、端子
Ａにおける波形信号の任意の振幅に応じて汲み上
げられる電荷の量は相当に増大することになる。
すなわち、本発明の基板電圧発生装置の基板上に
占める単位面積あたりの電荷汲み上げ能力は従来
のものよりもかなり増強されている。典型的な
FETの製造工程により製造した三重プレート構
造のコンデンサは、従来の二重プレート構造のコ
ンデンサよりもその単位面積あたりの容量におい
て少くとも約10％は増加するであろう。
面積あたりの容量を増大させることは次の点にお
いて重要である。すなわち、アース端子Ｄから端
子Ａに入力する波形信号に応じてデバイスＴ２を
介して端子Ｂに汲み上げる電荷の量は、電荷ポン
ピング・コンデンサＴ１の容量に比例するのであ
る。従つて、三重プレートコンデンサＴ１の単位
面積あたりの容量を増大させることにより、端子
Ａにおける波形信号の任意の振幅に応じて汲み上
げられる電荷の量は相当に増大することになる。
すなわち、本発明の基板電圧発生装置の基板上に
占める単位面積あたりの電荷汲み上げ能力は従来
のものよりもかなり増強されている。典型的な
FETの製造工程により製造した三重プレート構
造のコンデンサは、従来の二重プレート構造のコ
ンデンサよりもその単位面積あたりの容量におい
て少くとも約10％は増加するであろう。
チツプ上に設けた論理回路を基板電圧発生装置
の近傍で正常に動作させるためには、基板電圧発
生装置のそばの基板中に過剰な負の電荷を蓄積さ
せないことが重要である。このことは、典型的に
は、絶縁リングを基板電圧発生装置のまわりに張
り巡らすことによつて防止される。従来技術にお
ける絶縁リングは、典型的には逆向きにバイアス
されたPN接合からなるリング状の包囲体であつ
た。そして従来技術においては、絶縁リングは基
板電圧発生装置の占める基板上の全面積のうちの
相当な部分を占め、このため基板電圧発生装置の
占めることのできる面積が限定されてしまうこと
から単位面積あたりの電荷汲み上げ能力の低下を
招いたのである。
の近傍で正常に動作させるためには、基板電圧発
生装置のそばの基板中に過剰な負の電荷を蓄積さ
せないことが重要である。このことは、典型的に
は、絶縁リングを基板電圧発生装置のまわりに張
り巡らすことによつて防止される。従来技術にお
ける絶縁リングは、典型的には逆向きにバイアス
されたPN接合からなるリング状の包囲体であつ
た。そして従来技術においては、絶縁リングは基
板電圧発生装置の占める基板上の全面積のうちの
相当な部分を占め、このため基板電圧発生装置の
占めることのできる面積が限定されてしまうこと
から単位面積あたりの電荷汲み上げ能力の低下を
招いたのである。
この問題は、しかし電流沈降用FETデバイス
のソース拡散領域４０を、本来のソースとしての
機能のみならず基板電圧発生装置のPN接合絶縁
リングとしても兼用させるようにした本願の基板
電圧発生装置により克服されたのである。このこ
とは、第３図を参照することによつて一層明確に
理解することができるだろう。すなわち第３図に
は、基板電圧発生装置のほぼ全体をとり囲む
FETデバイスＴ２の形状が示されている。FET
デバイスＴ２は第３図の基板電圧発生装置の周縁
部をほぼ完全に包み込むＮ形の拡散領域４０で形
成されている。第２図に示した断面図は拡散領域
４０の相対的配置をあらわすものである。電流沈
降用FETデバイスＴ２のドレイン４６は、第３
図に示してあるように、拡散領域４０と平行して
基板電圧発生装置の端縁のまわりに延長された拡
散領域４６によつて形成されている。多結晶シリ
コンゲート電極４４は、電流沈降FETデバイス
Ｔ２のソース拡散領域４０とドレイン拡散領域４
６との間に位置するＰ型半導体基板中のチヤネル
領域とはゲート絶縁層によつて電気的に離隔され
ている。尚、ほとんどの基板電圧発生装置には、
電荷ポンピング回路に対する電子のソースとして
の働らきを行なうソース端子をもつ電流沈降用
FETデバイスが必要であるから、ソース拡散領
域４０が占める面積は従来の基板電圧発生装置も
また占めていたはずである。ところが、本発明に
よれば、ソース拡散領域４０に、基板電圧発生装
置のための絶縁用PN接合リングとしての機能を
併せ持たせたことにより、第３図の回路全体が占
める面積は、従来の基板電圧発生装置に必要な面
積よりも相当に低減される。典型的には、従来の
基板電圧発生装置と同一の電荷ポンピング能力を
与えるために、本願の基板電圧発生装置の占める
面積を従来のものに対して少くとも約25％削減で
きるのである。
のソース拡散領域４０を、本来のソースとしての
機能のみならず基板電圧発生装置のPN接合絶縁
リングとしても兼用させるようにした本願の基板
電圧発生装置により克服されたのである。このこ
とは、第３図を参照することによつて一層明確に
理解することができるだろう。すなわち第３図に
は、基板電圧発生装置のほぼ全体をとり囲む
FETデバイスＴ２の形状が示されている。FET
デバイスＴ２は第３図の基板電圧発生装置の周縁
部をほぼ完全に包み込むＮ形の拡散領域４０で形
成されている。第２図に示した断面図は拡散領域
４０の相対的配置をあらわすものである。電流沈
降用FETデバイスＴ２のドレイン４６は、第３
図に示してあるように、拡散領域４０と平行して
基板電圧発生装置の端縁のまわりに延長された拡
散領域４６によつて形成されている。多結晶シリ
コンゲート電極４４は、電流沈降FETデバイス
Ｔ２のソース拡散領域４０とドレイン拡散領域４
６との間に位置するＰ型半導体基板中のチヤネル
領域とはゲート絶縁層によつて電気的に離隔され
ている。尚、ほとんどの基板電圧発生装置には、
電荷ポンピング回路に対する電子のソースとして
の働らきを行なうソース端子をもつ電流沈降用
FETデバイスが必要であるから、ソース拡散領
域４０が占める面積は従来の基板電圧発生装置も
また占めていたはずである。ところが、本発明に
よれば、ソース拡散領域４０に、基板電圧発生装
置のための絶縁用PN接合リングとしての機能を
併せ持たせたことにより、第３図の回路全体が占
める面積は、従来の基板電圧発生装置に必要な面
積よりも相当に低減される。典型的には、従来の
基板電圧発生装置と同一の電荷ポンピング能力を
与えるために、本願の基板電圧発生装置の占める
面積を従来のものに対して少くとも約25％削減で
きるのである。
ところで、第２図、第３図に示されているよう
に、複数の部分からなるFETコンデンサデバイ
スは、回路の絶縁リング４０によつて仕切られる
領域内においてＴ１（第３図）で与えることがで
きる。Ｔ１の第１部分のFETコンデンサデバイ
スは、既に上述したように金属電極３４とソース
拡散領域２２と、ドレイン拡散領域２４とによつ
て形成することができる。Ｔ１の第２部分の
FETコンデンサデバイスは金属電極３４′とソー
ス拡散領域２２′とドレイン拡散領域２４′とによ
つて形成することができる。Ｔ１の第３部分の
FETコンデンサデバイスは金属電極３４″とソー
ス拡散領域２２″とドレイン拡散領域２４″とによ
つて形成することにできる。さらに、Ｔ１の第４
部分のFETコンデンサデバイスは金属電極３４
とソース拡散領域２２とドレイン拡散領域２
４とによつて形成することができる。これらＴ
１の各部分のFETコンデンサデバイスのソース
拡散領域及びドレイン拡散領域は、第２図に示す
ように、基板２１を介して共通に接続されてい
る。また、４つの金属電極３４，３４′，３４″，
３４も共通に接続されている。同様に、各部分
のFETコンデンサデバイスの多結晶シリコンゲ
ート３０，３０′，３０″，３０もまた共通に接
続されている。このようにして、FETコンデン
サデバイスＴ１の静電容量は第３図に示すように
４つの平行なコンデンサの容量を合計したものと
なり、よつて第１図のブロツク図のFETコンデ
ンサデバイスＴ１の容量は４倍になる。
に、複数の部分からなるFETコンデンサデバイ
スは、回路の絶縁リング４０によつて仕切られる
領域内においてＴ１（第３図）で与えることがで
きる。Ｔ１の第１部分のFETコンデンサデバイ
スは、既に上述したように金属電極３４とソース
拡散領域２２と、ドレイン拡散領域２４とによつ
て形成することができる。Ｔ１の第２部分の
FETコンデンサデバイスは金属電極３４′とソー
ス拡散領域２２′とドレイン拡散領域２４′とによ
つて形成することができる。Ｔ１の第３部分の
FETコンデンサデバイスは金属電極３４″とソー
ス拡散領域２２″とドレイン拡散領域２４″とによ
つて形成することにできる。さらに、Ｔ１の第４
部分のFETコンデンサデバイスは金属電極３４
とソース拡散領域２２とドレイン拡散領域２
４とによつて形成することができる。これらＴ
１の各部分のFETコンデンサデバイスのソース
拡散領域及びドレイン拡散領域は、第２図に示す
ように、基板２１を介して共通に接続されてい
る。また、４つの金属電極３４，３４′，３４″，
３４も共通に接続されている。同様に、各部分
のFETコンデンサデバイスの多結晶シリコンゲ
ート３０，３０′，３０″，３０もまた共通に接
続されている。このようにして、FETコンデン
サデバイスＴ１の静電容量は第３図に示すように
４つの平行なコンデンサの容量を合計したものと
なり、よつて第１図のブロツク図のFETコンデ
ンサデバイスＴ１の容量は４倍になる。
こうして得られた基板電圧発生装置は、典型的
には集積回路チツプの面積0.045mm2につき150μA
以上の電流を発生する能力をもつ。これだけの量
の電流であれば、36000個の等価ゲートを備えた
８mm×８mmの大きさのVLSIチツプに対し十分な
基板電圧を供給することができる。
には集積回路チツプの面積0.045mm2につき150μA
以上の電流を発生する能力をもつ。これだけの量
の電流であれば、36000個の等価ゲートを備えた
８mm×８mmの大きさのVLSIチツプに対し十分な
基板電圧を供給することができる。
尚、上記実施例ではＰ型シリコン基板にＮチヤ
ネルFETデバイスを形成するようにしているが、
電流沈降トランジスタＴ２とダイオードＤ２の極
性を逆転するとともに、シリコン基板をＮ型に形
成して正の電位に保つことにより、FETコンデ
ンサデバイスＴ１をＰチヤネルFETデバイスで
構成するようにしてもよい。
ネルFETデバイスを形成するようにしているが、
電流沈降トランジスタＴ２とダイオードＤ２の極
性を逆転するとともに、シリコン基板をＮ型に形
成して正の電位に保つことにより、FETコンデ
ンサデバイスＴ１をＰチヤネルFETデバイスで
構成するようにしてもよい。
［発明の効果］
以上のように、この発明によれば、基板電圧発
生装置のFETコンデンサデバイスを三重構造と
したことによりその静電容量を増大させ、もつて
基板電圧発生装置の単位面積あたりの電流供給量
を増加させることができる。
生装置のFETコンデンサデバイスを三重構造と
したことによりその静電容量を増大させ、もつて
基板電圧発生装置の単位面積あたりの電流供給量
を増加させることができる。
また、単位面積あたりの電流供給量の増加と、
電流沈降トランジスタＴ２のソース拡散領域を絶
縁リングに兼用させたこととにより、チツプ上に
占める基板電圧発生装置の面積を低減することが
できる。
電流沈降トランジスタＴ２のソース拡散領域を絶
縁リングに兼用させたこととにより、チツプ上に
占める基板電圧発生装置の面積を低減することが
できる。
第１図は基板電圧発生装置の概要を示すブロツ
ク図、第２図は第３図の線２−2′に沿う拡大部分
断面図、第３図は絶縁リングにとり囲まれた基板
電圧発生装置の平面図、第４図はFETコンデン
サデバイスＴ１の構造を示す断面図、第５図は基
板電圧発生装置の端子Ａ、Ｂ、Ｃのそれぞれの出
力電圧の波形を示す図である。 ２１……シリコン基板、Ｔ１……FETコンデ
ンサデバイス、２２……FETコンデンサデバイ
スのソース拡散領域、２４……FETコンデンサ
デバイスのドレイン拡散領域、３０……多結晶シ
リコン（第１のゲート電極）、３２……金属層
（第２のゲート電極）、Ｄ３……ダイオード、Ｔ２
……電流沈降用FETデバイス、４０……絶縁リ
ングとしてのはたらきを併せ持つ電流沈降用
FETデバイスのソース拡散領域、４４……電流
沈降用FETデバイスのゲート電極としての多結
晶シリコン、４６……電流沈降用FETデバイス
のドレイン拡散領域。
ク図、第２図は第３図の線２−2′に沿う拡大部分
断面図、第３図は絶縁リングにとり囲まれた基板
電圧発生装置の平面図、第４図はFETコンデン
サデバイスＴ１の構造を示す断面図、第５図は基
板電圧発生装置の端子Ａ、Ｂ、Ｃのそれぞれの出
力電圧の波形を示す図である。 ２１……シリコン基板、Ｔ１……FETコンデ
ンサデバイス、２２……FETコンデンサデバイ
スのソース拡散領域、２４……FETコンデンサ
デバイスのドレイン拡散領域、３０……多結晶シ
リコン（第１のゲート電極）、３２……金属層
（第２のゲート電極）、Ｄ３……ダイオード、Ｔ２
……電流沈降用FETデバイス、４０……絶縁リ
ングとしてのはたらきを併せ持つ電流沈降用
FETデバイスのソース拡散領域、４４……電流
沈降用FETデバイスのゲート電極としての多結
晶シリコン、４６……電流沈降用FETデバイス
のドレイン拡散領域。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基板と、 (b) 上記半導体基板上に形成され、ソース拡散領
域とドレイン拡散領域とをもち、該ソース拡散
領域と該ドレイン拡散領域は、共通の第１のノ
ードに接続され、該ソース拡散領域と該ドレイ
ン拡散領域の間にはチヤネル領域を形成するよ
うにイオンが打ち込まれてなり、上記チヤネル
領域上には該チヤネル領域との間で静電容量を
もつように第１のゲート電極が配置され、さら
に該第１のゲート電極には、上記第１のノード
に接続され、該第１のゲート電極との間で静電
容量をもつように配置された第２のゲート電極
が配置されてなる三重プレートFETコンデン
サデバイスと、 (c) 上記第１のゲート電極に周期的な電気信号を
供給するための手段と、 (d) 上記半導体基板上にPN接合により形成され
たアノードとカソードとをもち、上記第１のノ
ードから上記半導体基板への電荷の通路を与え
るように該アノードと該カソードを上記第１の
ノードと上記半導体基板に設けられた端子に接
続されてなるダイオードと、 (e) 上記半導体基板上に形成され、ソース拡散領
域とドレイン拡散領域とゲート電極とをもち、
該ドレイン領域と該ゲート電極は上記第１のノ
ードに接続され、該ソース拡散領域はアース端
子に接続されてなる電流沈降用FETデバイス
とを具備し、 (f) 上記電流沈降用FETデバイスの上記ソース
拡散領域は、上記三重プレートFETコンデン
サデバイスと上記ダイオードと上記電流沈降用
FETデバイスを取り囲むほぼ閉じた多角形形
状のガードリングとなされ、 以て、上記三重プレートFETコンデンサデバ
イスを通じて上記第１のノードに印加された上記
周期的な電気信号に応答して、上記基板から上記
ダイオードを通じて上記第１のノードへと正の電
荷が汲み上げられ、該汲み上げられた電荷は次に
上記電流沈降用FETデバイスを通じてアース端
子へと流され、これにより上記基板に所望の基板
電圧が供給されるようにする、 半導体基板の基板電圧発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/546,224 US4591738A (en) | 1983-10-27 | 1983-10-27 | Charge pumping circuit |
| US546224 | 1995-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103660A JPS60103660A (ja) | 1985-06-07 |
| JPH051621B2 true JPH051621B2 (ja) | 1993-01-08 |
Family
ID=24179416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131241A Granted JPS60103660A (ja) | 1983-10-27 | 1984-06-27 | 半導体基板の基板電圧発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4591738A (ja) |
| EP (1) | EP0143157B1 (ja) |
| JP (1) | JPS60103660A (ja) |
| DE (1) | DE3467834D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736121A (en) * | 1985-09-10 | 1988-04-05 | Sos Microelettronica S.p.A. | Charge pump circuit for driving N-channel MOS transistors |
| JPS6266656A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 基板電位生成回路 |
| DE8714849U1 (de) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena | Geregelter CMOS-Substratspannungsgenerator |
| KR960012249B1 (ko) * | 1987-01-12 | 1996-09-18 | 지멘스 악티엔게젤샤프트 | 래치업 방지회로를 가진 cmos 집적회로장치 |
| US5364801A (en) * | 1990-12-17 | 1994-11-15 | Texas Instruments Incorporated | Method of forming a charge pump circuit |
| US5212456A (en) * | 1991-09-03 | 1993-05-18 | Allegro Microsystems, Inc. | Wide-dynamic-range amplifier with a charge-pump load and energizing circuit |
| EP0954102A1 (en) * | 1991-12-09 | 1999-11-03 | Fujitsu Limited | Exclusive or/nor circuits |
| US5347171A (en) * | 1992-10-15 | 1994-09-13 | United Memories, Inc. | Efficient negative charge pump |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| JP2731701B2 (ja) * | 1993-06-30 | 1998-03-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｄｒａｍセル |
| US5386151A (en) * | 1993-08-11 | 1995-01-31 | Advanced Micro Devices, Inc. | Low voltage charge pumps using p-well driven MOS capacitors |
| US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
| WO1996028850A1 (en) * | 1995-03-09 | 1996-09-19 | Macronix International Co., Ltd. | Series capacitor charge pump |
| DE69531349D1 (de) * | 1995-10-31 | 2003-08-28 | St Microelectronics Srl | Spannungsgenerator für nichtflüchtige elektrisch-programmierbare Speicherzellen |
| US5914851A (en) * | 1995-12-22 | 1999-06-22 | International Business Machines Corporation | Isolated sidewall capacitor |
| US5585998A (en) * | 1995-12-22 | 1996-12-17 | International Business Machines Corporation | Isolated sidewall capacitor with dual dielectric |
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
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| US6137153A (en) * | 1998-02-13 | 2000-10-24 | Advanced Micro Devices, Inc. | Floating gate capacitor for use in voltage regulators |
| DE19915644C2 (de) * | 1999-04-07 | 2001-05-17 | Texas Instruments Deutschland | Ladungspumpe |
| US6933774B2 (en) * | 2000-11-28 | 2005-08-23 | Precision Dynamics Corporation | Rectifying charge storage element with transistor |
| CA2468924A1 (en) * | 2004-01-14 | 2005-07-14 | Laser Diagnostic Instruments International Inc. | A device and method for non-contact sensing of low-concentration and trace substances |
| JP5179849B2 (ja) * | 2006-12-28 | 2013-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8336683B2 (en) * | 2008-05-09 | 2012-12-25 | Specialized Bicycle Components, Inc. | Bicycle damper |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6028393B2 (ja) * | 1977-04-27 | 1985-07-04 | 株式会社日立製作所 | 半導体装置 |
| DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
| JPS53138686A (en) * | 1977-05-11 | 1978-12-04 | Hitachi Ltd | Substrate bias generator |
| DE2728928A1 (de) * | 1977-06-27 | 1979-01-18 | Siemens Ag | Ein-transistor-speicherelement |
| US4211941A (en) * | 1978-08-03 | 1980-07-08 | Rca Corporation | Integrated circuitry including low-leakage capacitance |
| JPS5593252A (en) * | 1979-01-05 | 1980-07-15 | Mitsubishi Electric Corp | Substrate potential generating apparatus |
| JPS55107255A (en) * | 1979-02-12 | 1980-08-16 | Mitsubishi Electric Corp | Substrate potential generating circuit device |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| JPS6038028B2 (ja) * | 1979-07-23 | 1985-08-29 | 三菱電機株式会社 | 基板電位発生装置 |
| JPS5681963A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Semiconductor device |
| NL8003874A (nl) * | 1980-07-04 | 1982-02-01 | Philips Nv | Veldeffektcapaciteit. |
| JPS5758351A (en) * | 1980-09-24 | 1982-04-08 | Toshiba Corp | Substrate biasing device |
| US4414560A (en) * | 1980-11-17 | 1983-11-08 | International Rectifier Corporation | Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region |
| US4455493A (en) * | 1982-06-30 | 1984-06-19 | Motorola, Inc. | Substrate bias pump |
-
1983
- 1983-10-27 US US06/546,224 patent/US4591738A/en not_active Expired - Lifetime
-
1984
- 1984-06-27 JP JP59131241A patent/JPS60103660A/ja active Granted
- 1984-06-28 EP EP84107426A patent/EP0143157B1/en not_active Expired
- 1984-06-28 DE DE8484107426T patent/DE3467834D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4591738A (en) | 1986-05-27 |
| JPS60103660A (ja) | 1985-06-07 |
| DE3467834D1 (en) | 1988-01-07 |
| EP0143157A1 (en) | 1985-06-05 |
| EP0143157B1 (en) | 1987-11-25 |
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