JPH0516535Y2 - - Google Patents
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- Publication number
- JPH0516535Y2 JPH0516535Y2 JP4614085U JP4614085U JPH0516535Y2 JP H0516535 Y2 JPH0516535 Y2 JP H0516535Y2 JP 4614085 U JP4614085 U JP 4614085U JP 4614085 U JP4614085 U JP 4614085U JP H0516535 Y2 JPH0516535 Y2 JP H0516535Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- subtraction
- zero
- zero detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、タイミング信号発生器に関するもの
である。
である。
（従来の技術）
第１図は、半導体測定装置の要部の一例を示す
ブロツク図である。第１図において、CPGはク
ロツクパターン発生器であり、このクロツクパタ
ーン発生器CPGからはテストパターン発生器
TPGにレイト信号SRが出力され、フオーマツト
回路FMTにフオーマツト信号SFが出力され、コ
ンパレータCMPにストローブ信号SSが出力され
る。テストパターン発生器TPGからはフオーマ
ツト回路FMTに所定のテストパターン信号を出
力させるためのパターンデータPD1が加えられる
とともにコンパレータCMPに基準パターンデー
タPD2が加えられ、フオーマツト回路FMTから
は検査対象半導体装置DUTに所定のテストパタ
ーン信号STPが加えられ、検査対象半導体装置
DUTからはテストパターン信号STPに対応した出
力パターン信号SOPがコンパレータCMPに加えら
れる。そして、コンパレータCMPにおいてスト
ローブ信号SSに従つて基準パターンデータPD2と
出力パターン信号SOPとが比較され、不一致の場
合にはフエイルデータDFがフエイルメモリFMM
に出力されることになる。
ブロツク図である。第１図において、CPGはク
ロツクパターン発生器であり、このクロツクパタ
ーン発生器CPGからはテストパターン発生器
TPGにレイト信号SRが出力され、フオーマツト
回路FMTにフオーマツト信号SFが出力され、コ
ンパレータCMPにストローブ信号SSが出力され
る。テストパターン発生器TPGからはフオーマ
ツト回路FMTに所定のテストパターン信号を出
力させるためのパターンデータPD1が加えられる
とともにコンパレータCMPに基準パターンデー
タPD2が加えられ、フオーマツト回路FMTから
は検査対象半導体装置DUTに所定のテストパタ
ーン信号STPが加えられ、検査対象半導体装置
DUTからはテストパターン信号STPに対応した出
力パターン信号SOPがコンパレータCMPに加えら
れる。そして、コンパレータCMPにおいてスト
ローブ信号SSに従つて基準パターンデータPD2と
出力パターン信号SOPとが比較され、不一致の場
合にはフエイルデータDFがフエイルメモリFMM
に出力されることになる。
ところで、このような装置では、検査対象半導
体装置DUTの特性やテスト内容によつては、テ
ストパターン信号STPに対応した出力パターン信
号SOPがテストパターン信号STPと同一レイト周期
内に出力されずに次のレイト周期で出力されるこ
とがある。この場合には、ストローブ信号SSを次
のレイト周期で発生させなければならない。
体装置DUTの特性やテスト内容によつては、テ
ストパターン信号STPに対応した出力パターン信
号SOPがテストパターン信号STPと同一レイト周期
内に出力されずに次のレイト周期で出力されるこ
とがある。この場合には、ストローブ信号SSを次
のレイト周期で発生させなければならない。
第６図は、このような点を考慮した従来のスト
ローブ信号発生器の一例を示す回路図である。第
６図において、STGは同一レイト周期内でスト
ローブ信号SSを発生するストローブ信号発生回
路、IHGは任意のレイト周期内でのストローブ
信号SSの出力を選択的に禁止するためのインヒビ
ツト信号SIを発生するインヒビツト信号発生回
路、AGはこれらストローブ信号SSおよびインヒ
ビツト信号SIが加えられるアンドゲートである。
ローブ信号発生器の一例を示す回路図である。第
６図において、STGは同一レイト周期内でスト
ローブ信号SSを発生するストローブ信号発生回
路、IHGは任意のレイト周期内でのストローブ
信号SSの出力を選択的に禁止するためのインヒビ
ツト信号SIを発生するインヒビツト信号発生回
路、AGはこれらストローブ信号SSおよびインヒ
ビツト信号SIが加えられるアンドゲートである。
第７図は、第６図の動作を説明するための波形
例図であり、ａはレイト信号SRを示し、ｂはスト
ローブ信号SSを示し、ｃはインヒビツト信号SIを
示し、ｄはアンドゲートAGの出力信号SOを示し
ている。第７図から明らかなように、第６図のよ
うに構成することにより、任意のレイト周期内で
のストローブ信号SSの出力がインヒビツト信号SI
により選択的に禁止されることになる。
例図であり、ａはレイト信号SRを示し、ｂはスト
ローブ信号SSを示し、ｃはインヒビツト信号SIを
示し、ｄはアンドゲートAGの出力信号SOを示し
ている。第７図から明らかなように、第６図のよ
うに構成することにより、任意のレイト周期内で
のストローブ信号SSの出力がインヒビツト信号SI
により選択的に禁止されることになる。
（考案が解決しようとする問題点）
しかし、このような従来のタイミング信号発生
器では、インヒビツト信号SIの制御が困難であ
り、回路構成が複雑になるという欠点がある。
器では、インヒビツト信号SIの制御が困難であ
り、回路構成が複雑になるという欠点がある。
本考案は、このような従来の欠点を解決したも
のであつて、その目的は、比較的簡単な回路構成
でタイミング信号の発生時間を任意に設定できる
タイミング信号発生器を実現することにある。
のであつて、その目的は、比較的簡単な回路構成
でタイミング信号の発生時間を任意に設定できる
タイミング信号発生器を実現することにある。
（問題点を解決するための手段）
このような目的を達成する本考案は、外部から
加えられる第１のロード信号SLSに従つて第１の
設定値DSを取り込み減算計数を行う第１の減算
カウンタ６と、 第１の減算カウンタ６の計数値が零になつたこ
とを検出して第１の零検出信号を発生する第１の
零検出回路１０と、 第１の零検出信号を第２のロード信号SLNとし
て第２の設定値DNを取り込み減算計数を行う第
２の減算カウンタ７と、 第２の減算カウンタ７の計数値が零になつたこ
とを検出して第２の零検出信号を発生する第２の
零検出回路１１とを具備し、 前記第１のロード信号SLSを基準として、前記
第１の減算カウンタ６および第２の減算カウンタ
７で設定される所定時間経過後に、前記第２の零
検出回路１１の零検出信号をタイミング信号SSと
して外部に出力する。
加えられる第１のロード信号SLSに従つて第１の
設定値DSを取り込み減算計数を行う第１の減算
カウンタ６と、 第１の減算カウンタ６の計数値が零になつたこ
とを検出して第１の零検出信号を発生する第１の
零検出回路１０と、 第１の零検出信号を第２のロード信号SLNとし
て第２の設定値DNを取り込み減算計数を行う第
２の減算カウンタ７と、 第２の減算カウンタ７の計数値が零になつたこ
とを検出して第２の零検出信号を発生する第２の
零検出回路１１とを具備し、 前記第１のロード信号SLSを基準として、前記
第１の減算カウンタ６および第２の減算カウンタ
７で設定される所定時間経過後に、前記第２の零
検出回路１１の零検出信号をタイミング信号SSと
して外部に出力する。
（実施例）
以下、図面を用いて詳細に説明する。
第２図は、本考案の一実施例を示す回路図であ
る。第２図において、１は演算処理ユニツト（以
下CPUという）である。このCPU１からは、バ
スＢを介してレイト信号用メモリ２、セイムサイ
クル用メモリ３およびネキストサイクル用メモリ
４にそれぞれに対応して設けられているレイト信
号用カウンタ５、セイムサイクル用カウンタ６お
よびネキストサイクル用カウンタ７の減算値を設
定するためのデータDR，DSおよびDNが供給さ
れるとともに信号線L1を介してレイト信号用カ
ウンタ５およびセイムサイクル用カウンタ６にレ
イト開始信号SRSが供給されている。８は高周波
発振器であり、信号線L2を介して各カウンタ５
〜７にクロツクCPを供給している。９〜１１は
それぞれカウンタ５〜７の計数値が零になつたこ
とを検出する零検出回路である。零検出回路９か
らは信号線L3を介してカウンタ５のロード信号
SLRが供給されるとともに信号線L4を介してレイ
ト信号SRおよびカウンタ７のロード信号SLSが供
給され、零検出回路１０からは信号線L5を介し
てカウンタ７のロード信号SLNが供給され、零検
出回路１１からは信号線L6を介してタイミング
信号として例えばストローブ信号SSが供給され
る。すなわち、第２図では、メモリ２、カウンタ
５および零検出回路９によりレイト信号発生部
RSGが形成され、メモリ３，４とカウンタ６，
７および零検出回路１０，１１によりストローブ
信号発生部SSGが形成されている。
る。第２図において、１は演算処理ユニツト（以
下CPUという）である。このCPU１からは、バ
スＢを介してレイト信号用メモリ２、セイムサイ
クル用メモリ３およびネキストサイクル用メモリ
４にそれぞれに対応して設けられているレイト信
号用カウンタ５、セイムサイクル用カウンタ６お
よびネキストサイクル用カウンタ７の減算値を設
定するためのデータDR，DSおよびDNが供給さ
れるとともに信号線L1を介してレイト信号用カ
ウンタ５およびセイムサイクル用カウンタ６にレ
イト開始信号SRSが供給されている。８は高周波
発振器であり、信号線L2を介して各カウンタ５
〜７にクロツクCPを供給している。９〜１１は
それぞれカウンタ５〜７の計数値が零になつたこ
とを検出する零検出回路である。零検出回路９か
らは信号線L3を介してカウンタ５のロード信号
SLRが供給されるとともに信号線L4を介してレイ
ト信号SRおよびカウンタ７のロード信号SLSが供
給され、零検出回路１０からは信号線L5を介し
てカウンタ７のロード信号SLNが供給され、零検
出回路１１からは信号線L6を介してタイミング
信号として例えばストローブ信号SSが供給され
る。すなわち、第２図では、メモリ２、カウンタ
５および零検出回路９によりレイト信号発生部
RSGが形成され、メモリ３，４とカウンタ６，
７および零検出回路１０，１１によりストローブ
信号発生部SSGが形成されている。
第３図は、第２図の動作の一例を示すタイムチ
ヤートであつて、ａはクロツクCPを示し、ｂは
レイト開始信号SRSを示し、ｃはロード信号SLRを
示し、ｄはカウンタ５の動作状態を示し、ｅはレ
イト信号SRを示し、ｆはカウンタ６の動作状態を
示し、ｇはロード信号SLNを示し、ｈはカウンタ
７の動作状態を示し、ｉはストローブ信号SSを示
している。
ヤートであつて、ａはクロツクCPを示し、ｂは
レイト開始信号SRSを示し、ｃはロード信号SLRを
示し、ｄはカウンタ５の動作状態を示し、ｅはレ
イト信号SRを示し、ｆはカウンタ６の動作状態を
示し、ｇはロード信号SLNを示し、ｈはカウンタ
７の動作状態を示し、ｉはストローブ信号SSを示
している。
第２図の各メモリ２〜４には、第３図に示す一
連の動作に先立つて、それぞれ所定の減算値を設
定するためのデータDR，DSおよびDNが格納さ
れている。そして、時刻t1においてレイト開始信
号SRSが立ち上がると同時にカウンタ５および６
の減算計数が開始される。時刻t2においてカウン
タ６の計数値が零になると零検出回路１０はロー
ド信号SLNを発生してカウンタ７に供給する。こ
れにより、カウンタ７は減算計数を開始する。時
刻t3においてカウンタ５の計数値が零になると零
検出回路９はロード信号SLRを発生してカウンタ
５に供給し、さらにレイト信号SRを発生して外部
に出力するとともにロード信号SLSとしてカウン
タ６に供給する。これにより、カウンタ５および
６は再び減算計数を開始する。時刻t4においてカ
ウンタ７の計数値が零になると零検出回路１１は
ストローブ信号SSを発生して外部に出力すること
になる。
連の動作に先立つて、それぞれ所定の減算値を設
定するためのデータDR，DSおよびDNが格納さ
れている。そして、時刻t1においてレイト開始信
号SRSが立ち上がると同時にカウンタ５および６
の減算計数が開始される。時刻t2においてカウン
タ６の計数値が零になると零検出回路１０はロー
ド信号SLNを発生してカウンタ７に供給する。こ
れにより、カウンタ７は減算計数を開始する。時
刻t3においてカウンタ５の計数値が零になると零
検出回路９はロード信号SLRを発生してカウンタ
５に供給し、さらにレイト信号SRを発生して外部
に出力するとともにロード信号SLSとしてカウン
タ６に供給する。これにより、カウンタ５および
６は再び減算計数を開始する。時刻t4においてカ
ウンタ７の計数値が零になると零検出回路１１は
ストローブ信号SSを発生して外部に出力すること
になる。
このように構成することにより、ストローブ信
号SSはレイト開始信号SRSが立ち上がる時点から
データDSにより設定されるセイムサイクル用カ
ウンタ６の減算値とデータDNにより設定される
ネキストサイクル用カウンタ７の減算値とを加算
した時間TSTが経過した時点、すなわちレイト開
始信号SRSが立ち上がる時点からレイト信号SRの
１周期TRが経過した後の次の周期内に出力され
ることになる。
号SSはレイト開始信号SRSが立ち上がる時点から
データDSにより設定されるセイムサイクル用カ
ウンタ６の減算値とデータDNにより設定される
ネキストサイクル用カウンタ７の減算値とを加算
した時間TSTが経過した時点、すなわちレイト開
始信号SRSが立ち上がる時点からレイト信号SRの
１周期TRが経過した後の次の周期内に出力され
ることになる。
第４図および第５図はセイムサイクル用カウン
タ６の減算値を設定するデータDSとネキストサ
イクル用カウンタ７の減算値を設定するデータ
DNの関係を示すタイムチヤートであり、第４図
はレイト信号SRと同一の周期内にストローブ信号
SSを出力する場合（TST＜TR）を示し、第５図は
レイト信号SRの次の周期内にストローブ信号SSを
出力する場合（2TR≧TST≧TR）を示している。
なお、いずれの場合にもカウンタ６の減算値設定
データDSとして（TR−TD）に対応した値を設定
してカウンタ７の減算値設定データDNとして
｛TST−（TR−TD）｝に対応した値を設定する。な
お、TDはカウンタに減算値設定データをロード
した後に減算計数を開始するまでのデツドタイム
である。
タ６の減算値を設定するデータDSとネキストサ
イクル用カウンタ７の減算値を設定するデータ
DNの関係を示すタイムチヤートであり、第４図
はレイト信号SRと同一の周期内にストローブ信号
SSを出力する場合（TST＜TR）を示し、第５図は
レイト信号SRの次の周期内にストローブ信号SSを
出力する場合（2TR≧TST≧TR）を示している。
なお、いずれの場合にもカウンタ６の減算値設定
データDSとして（TR−TD）に対応した値を設定
してカウンタ７の減算値設定データDNとして
｛TST−（TR−TD）｝に対応した値を設定する。な
お、TDはカウンタに減算値設定データをロード
した後に減算計数を開始するまでのデツドタイム
である。
このような構成によれば、時間TSTの演算にあ
たつては、カウンタ６の減算値設定データDSと
カウンタ７の減算値設定データDNのみを考慮す
ればよく、従来のようなインヒビツト信号SIの制
御は不要になり、回路構成も簡単になる。
たつては、カウンタ６の減算値設定データDSと
カウンタ７の減算値設定データDNのみを考慮す
ればよく、従来のようなインヒビツト信号SIの制
御は不要になり、回路構成も簡単になる。
なお、上記実施例では、ストローブ信号を発生
する回路の例について説明したが、これに限るも
のではなく、各種のタイミング信号の発生回路と
して用いることができるものである。
する回路の例について説明したが、これに限るも
のではなく、各種のタイミング信号の発生回路と
して用いることができるものである。
（考案の効果）
以上説明したように、本考案によれば、比較的
簡単な回路構成でタイミング信号の発生時間を任
意に設定できるタイミング信号発生器が実現で
き、実用上の効果は大きい。
簡単な回路構成でタイミング信号の発生時間を任
意に設定できるタイミング信号発生器が実現で
き、実用上の効果は大きい。
第１図は半導体測定装置の要部の一例を示すブ
ロツク図、第２図は本考案の一実施例を示す回路
図、第３図〜第５図は第２図の動作を説明するタ
イムチヤート、第６図は従来の装置の一例を示す
回路図、第７図は従来の動作を説明するタイムチ
ヤートである。 １……演算処理ユニツト（CPU）、２……レイ
ト信号用メモリ、３……セイムサイクル用メモ
リ、４……ネキストサイクル用メモリ、５……レ
イト信号用カウンタ、６……セイムサイクル用カ
ウンタ、７……ネキストサイクル用カウンタ、８
……高周波発振器、９〜１１……零検出回路。
ロツク図、第２図は本考案の一実施例を示す回路
図、第３図〜第５図は第２図の動作を説明するタ
イムチヤート、第６図は従来の装置の一例を示す
回路図、第７図は従来の動作を説明するタイムチ
ヤートである。 １……演算処理ユニツト（CPU）、２……レイ
ト信号用メモリ、３……セイムサイクル用メモ
リ、４……ネキストサイクル用メモリ、５……レ
イト信号用カウンタ、６……セイムサイクル用カ
ウンタ、７……ネキストサイクル用カウンタ、８
……高周波発振器、９〜１１……零検出回路。
Claims (1)
- 【実用新案登録請求の範囲】 外部から加えられる第１のロード信号SLSに従
つて第１の設定値DSを取り込み減算計数を行う
第１の減算カウンタ６と、 第１の減算カウンタ６の計数値が零になつたこ
とを検出して第１の零検出信号を発生する第１の
零検出回路１０と、 第１の零検出信号を第２のロード信号SLNとし
て第２の設定値DNを取り込み減算計数を行う第
２の減算カウンタ７と、 第２の減算カウンタ７の計数値が零になつたこ
とを検出して第２の零検出信号を発生する第２の
零検出回路１１とを具備し、 前記第１のロード信号SLSを基準として、前記
第１の減算カウンタ６および第２の減算カウンタ
７で設定される所定時間経過後に、前記第２の零
検出回路１１の零検出信号をタイミング信号SSと
して外部に出力することを特徴とするタイミング
信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4614085U JPH0516535Y2 (ja) | 1985-03-29 | 1985-03-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4614085U JPH0516535Y2 (ja) | 1985-03-29 | 1985-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161779U JPS61161779U (ja) | 1986-10-07 |
| JPH0516535Y2 true JPH0516535Y2 (ja) | 1993-04-30 |
Family
ID=30560263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4614085U Expired - Lifetime JPH0516535Y2 (ja) | 1985-03-29 | 1985-03-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0516535Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7068086B2 (en) * | 2001-07-27 | 2006-06-27 | Advantest Corp. | Phase correction circuit |
-
1985
- 1985-03-29 JP JP4614085U patent/JPH0516535Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61161779U (ja) | 1986-10-07 |
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