JPH05165607A - ディジタル信号プロセッサ - Google Patents
ディジタル信号プロセッサInfo
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- JPH05165607A JPH05165607A JP3331861A JP33186191A JPH05165607A JP H05165607 A JPH05165607 A JP H05165607A JP 3331861 A JP3331861 A JP 3331861A JP 33186191 A JP33186191 A JP 33186191A JP H05165607 A JPH05165607 A JP H05165607A
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- JP
- Japan
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- digit
- order coefficient
- coefficient
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- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 本発明は対数値に変換するディジタル信号プ
ロセッサに関し、演算処理ステップを少なくし、処理時
間を短縮させるよう改良したディジタル信号プロセッサ
を提供することを目的とする。 【構成】 べき級数に展開した近似式によって入力信号
のデータ値に対する対数値を算出するディジタル信号プ
ロセッサにおいて、入力データ値が特定数値の範囲内に
なるようケタ移動させるケタ移動回路と、前記特定数値
の範囲内のデータ値に対する前記近似式の０次以外の高
次係数の係数値を格納する高次係数メモリと、前記ケタ
移動回路でケタ移動されたケタ移動数に対応して、前記
近似式の０次係数の係数値を補正して格納する０次係数
メモリと、前記ケタ移動回路でケタ移動されたケタ移動
数に対応した前記０次係数メモリの読出しアドレスを指
定するアドレス指定回路とを備える。
ロセッサに関し、演算処理ステップを少なくし、処理時
間を短縮させるよう改良したディジタル信号プロセッサ
を提供することを目的とする。 【構成】 べき級数に展開した近似式によって入力信号
のデータ値に対する対数値を算出するディジタル信号プ
ロセッサにおいて、入力データ値が特定数値の範囲内に
なるようケタ移動させるケタ移動回路と、前記特定数値
の範囲内のデータ値に対する前記近似式の０次以外の高
次係数の係数値を格納する高次係数メモリと、前記ケタ
移動回路でケタ移動されたケタ移動数に対応して、前記
近似式の０次係数の係数値を補正して格納する０次係数
メモリと、前記ケタ移動回路でケタ移動されたケタ移動
数に対応した前記０次係数メモリの読出しアドレスを指
定するアドレス指定回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は入力信号のデータ値に対
する対数値を算出するディジタル信号プロセッサに関す
る。
する対数値を算出するディジタル信号プロセッサに関す
る。
【０００２】
【従来の技術】近年、アナログ信号をディジタル信号に
変換してプロセッサで処理し、例えば濾波器や変調器な
どを構成することが多くなっている。このような回路を
ディジタル信号処理で行うには、多くの乗算を必要とす
ることから、乗算を加算に置換て演算を容易に行えるよ
うにするため、入力値を対数値に変換することがしばし
ば用いられている。
変換してプロセッサで処理し、例えば濾波器や変調器な
どを構成することが多くなっている。このような回路を
ディジタル信号処理で行うには、多くの乗算を必要とす
ることから、乗算を加算に置換て演算を容易に行えるよ
うにするため、入力値を対数値に変換することがしばし
ば用いられている。
【０００３】入力値ｘの対数値Log(x)のテーラ展開を行
ない、べき級数で表わすと Log(x)＝ｃ0 ＋ｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ4 ｘ4 ＋・・・・（１） で表わされる。したがって、式（１）で示される係数ｃ
0 ，ｃ1 ，ｃ2 ……を用意しておき、入力値ｘの２乗，
３乗，……を算出し、算出した結果に対応する係数を乗
算し、その総和を求めることによって対数値を得ること
ができる。
ない、べき級数で表わすと Log(x)＝ｃ0 ＋ｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ4 ｘ4 ＋・・・・（１） で表わされる。したがって、式（１）で示される係数ｃ
0 ，ｃ1 ，ｃ2 ……を用意しておき、入力値ｘの２乗，
３乗，……を算出し、算出した結果に対応する係数を乗
算し、その総和を求めることによって対数値を得ること
ができる。
【０００４】式（１）に代入するｘの値としては小さい
値から大きな値まで色々の値が入力されるため、これら
の入力値の全ての範囲に対して誤差を許容値以下にする
には、係数ｃn のｎの値を非常に大なる値まで用意して
おく必要がある。したがって、従来の対数変換を行うプ
ロセッサは、或る範囲、例えば入力値ｘが０．９９９…
…から０．１までの値に対して対数変換された値の誤差
が許容し得る係数ｃn を用意し、この範囲以外の入力値
の場合はケタ移動させて範囲内の数値にして演算し、演
算後にケタ移動した値を補正するようにしている。
値から大きな値まで色々の値が入力されるため、これら
の入力値の全ての範囲に対して誤差を許容値以下にする
には、係数ｃn のｎの値を非常に大なる値まで用意して
おく必要がある。したがって、従来の対数変換を行うプ
ロセッサは、或る範囲、例えば入力値ｘが０．９９９…
…から０．１までの値に対して対数変換された値の誤差
が許容し得る係数ｃn を用意し、この範囲以外の入力値
の場合はケタ移動させて範囲内の数値にして演算し、演
算後にケタ移動した値を補正するようにしている。
【０００５】すなわち、例えば入力値が０．００５なら
ば、前記した０．９９９……から０．１の範囲内に入れ
るには２ケタ、すなわち１０2 倍すればよい。０．００
５を１０2 倍すると０．５となり、０．５に対して対数
変換演算を行なわせる。０．５に対する対数変換演算結
果は−０．３０１０３なる値が出力される。この値にケ
タ移動の補正が行なわれる。
ば、前記した０．９９９……から０．１の範囲内に入れ
るには２ケタ、すなわち１０2 倍すればよい。０．００
５を１０2 倍すると０．５となり、０．５に対して対数
変換演算を行なわせる。０．５に対する対数変換演算結
果は−０．３０１０３なる値が出力される。この値にケ
タ移動の補正が行なわれる。
【０００６】ケタ移動の補正は、移動したケタ数が２で
あるから１０-2の対数値、すなわち−２．００を算出さ
れた結果に加算する。したがって、加算した結果の−
２．３０１０３を入力ｘ＝０．００５の対数変換値とし
て出力する。
あるから１０-2の対数値、すなわち−２．００を算出さ
れた結果に加算する。したがって、加算した結果の−
２．３０１０３を入力ｘ＝０．００５の対数変換値とし
て出力する。
【０００７】
【発明が解決しようとする課題】前述したように、従来
の入力値ｘに対する対数値 Logｘを算出するディジタル
信号プロセッサは、入力したデータ値を、決められた範
囲内の数値になるようケタ移動し、ケタ移動された入力
値に対して対数値を求める演算を行ない、演算結果にケ
タ移動による補正値を加算するようにしていた。このた
め、演算処理ステップが多く、また演算処理時間が多く
必要とした。
の入力値ｘに対する対数値 Logｘを算出するディジタル
信号プロセッサは、入力したデータ値を、決められた範
囲内の数値になるようケタ移動し、ケタ移動された入力
値に対して対数値を求める演算を行ない、演算結果にケ
タ移動による補正値を加算するようにしていた。このた
め、演算処理ステップが多く、また演算処理時間が多く
必要とした。
【０００８】本発明は演算処理ステップを少なくし、演
算処理時間を短縮させるよう改良したディジタル信号プ
ロセッサを提供することを目的とする。
算処理時間を短縮させるよう改良したディジタル信号プ
ロセッサを提供することを目的とする。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
めに本発明が採用した手段を説明する。べき級数に展開
した近似式によって入力信号のデータ値に対する対数値
を算出するディジタル信号プロセッサにおいて、（ａ）
入力データ値が特定数値の範囲内になるようケタ移動さ
せるケタ移動回路と、（ｂ）前記特定数値の範囲内のデ
ータ値に対する前記近似式の０次以外の高次係数の係数
値を格納する高次係数メモリと、（ｃ）前記ケタ移動回
路でケタ移動されたケタ移動数に対応して、前記近似式
の０次係数の係数値を補正して格納する０次係数メモリ
と、（ｄ）前記ケタ移動回路でケタ移動されたケタ移動
数に対応した前記０次係数メモリの読出しアドレスを指
定するアドレス指定回路と、を備える。
めに本発明が採用した手段を説明する。べき級数に展開
した近似式によって入力信号のデータ値に対する対数値
を算出するディジタル信号プロセッサにおいて、（ａ）
入力データ値が特定数値の範囲内になるようケタ移動さ
せるケタ移動回路と、（ｂ）前記特定数値の範囲内のデ
ータ値に対する前記近似式の０次以外の高次係数の係数
値を格納する高次係数メモリと、（ｃ）前記ケタ移動回
路でケタ移動されたケタ移動数に対応して、前記近似式
の０次係数の係数値を補正して格納する０次係数メモリ
と、（ｄ）前記ケタ移動回路でケタ移動されたケタ移動
数に対応した前記０次係数メモリの読出しアドレスを指
定するアドレス指定回路と、を備える。
【００１０】
【作用】ケタ移動回路では入力データ値が特定数値の範
囲内になるようケタ移動が行なわれる。高次係数メモリ
には前記特定数値の範囲内のデータ値に対するべき級数
近似式の０次以外の高次係数の係数値を格納する。
囲内になるようケタ移動が行なわれる。高次係数メモリ
には前記特定数値の範囲内のデータ値に対するべき級数
近似式の０次以外の高次係数の係数値を格納する。
【００１１】０次係数メモリには前記特定数値の範囲内
のデータ値に対するべき級数近似式の０次係数に、前記
ケタ移動回路でケタ移動されたケタ数に対応した補正値
を加算して格納する。アドレス指定回路では、演算処理
が実行されると、前記ケタ移動回路でケタ移動されたケ
タ数に対応する０次係数が格納されている０次係数メモ
リのアドレスを指定して読み出す。
のデータ値に対するべき級数近似式の０次係数に、前記
ケタ移動回路でケタ移動されたケタ数に対応した補正値
を加算して格納する。アドレス指定回路では、演算処理
が実行されると、前記ケタ移動回路でケタ移動されたケ
タ数に対応する０次係数が格納されている０次係数メモ
リのアドレスを指定して読み出す。
【００１２】以上のように、入力データ値が特定数値の
範囲内になるようケタ移動させ、０次以外の高次の係数
は高次係数メモリより読出して乗算し、０次の係数はケ
タ移動に対応して補正した補正値が格納されている０次
係数メモリより読出して総和を求めるようにしたので、
ケタ移動による補正を行う処理が無くなり、演算処理ス
テップが少なくなり、演算処理時間を短縮させることが
できる。
範囲内になるようケタ移動させ、０次以外の高次の係数
は高次係数メモリより読出して乗算し、０次の係数はケ
タ移動に対応して補正した補正値が格納されている０次
係数メモリより読出して総和を求めるようにしたので、
ケタ移動による補正を行う処理が無くなり、演算処理ス
テップが少なくなり、演算処理時間を短縮させることが
できる。
【００１３】
【実施例】本発明の一実施例を図１および図２を参照し
て説明する。図１は実施例の構成図であり、１０はバ
ス、１１，１２，１６および１７はバッファメモリ、１
３および１８は乗算器、１４および１９は算術論理ユニ
ット（ＡＬＵ）、１５および２０はアキュムレータ、２
４は対数値に変換する入力データを格納する信号データ
メモリである。
て説明する。図１は実施例の構成図であり、１０はバ
ス、１１，１２，１６および１７はバッファメモリ、１
３および１８は乗算器、１４および１９は算術論理ユニ
ット（ＡＬＵ）、１５および２０はアキュムレータ、２
４は対数値に変換する入力データを格納する信号データ
メモリである。
【００１４】また２１は特定数値の範囲内のデータ値に
対する０次以外の高次係数が格納される高次係数メモ
リ、２２は特定数値の範囲内のデータ値に対する０次の
係数に、入力データのケタ移動に対応して補正した係数
値が格納される０次係数メモリ、２３は入力データを特
定数値の範囲内に入るようケタ移動するケタ移動回路、
２４は信号データを格納する信号データメモリ、２５は
ケタ移動回路２３によってケタ移動されたケタ移動数に
対応した０次係数を読出すためのアドレスを発生するア
ドレス指定回路である。
対する０次以外の高次係数が格納される高次係数メモ
リ、２２は特定数値の範囲内のデータ値に対する０次の
係数に、入力データのケタ移動に対応して補正した係数
値が格納される０次係数メモリ、２３は入力データを特
定数値の範囲内に入るようケタ移動するケタ移動回路、
２４は信号データを格納する信号データメモリ、２５は
ケタ移動回路２３によってケタ移動されたケタ移動数に
対応した０次係数を読出すためのアドレスを発生するア
ドレス指定回路である。
【００１５】図２は０次係数メモリ２２の具体例を示し
たものであり、０次係数データのｃ 00は特定数値の範囲
内のデータ値に対する０次係数である。ケタ移動回路２
３によって１ケタケタ上げが行なわれてた場合は、デー
タ値は２進数で表示されているため、２1 倍されたこと
になり、したがって演算結果を２-1倍補正する必要があ
る。Log ２-1＝−０．３０１０３であるので、１ケタケ
タ上げに対応するアドレスｎ＋１のメモリには前述のｃ
00に−０．３０１０３が加算された数値を格納する。
たものであり、０次係数データのｃ 00は特定数値の範囲
内のデータ値に対する０次係数である。ケタ移動回路２
３によって１ケタケタ上げが行なわれてた場合は、デー
タ値は２進数で表示されているため、２1 倍されたこと
になり、したがって演算結果を２-1倍補正する必要があ
る。Log ２-1＝−０．３０１０３であるので、１ケタケ
タ上げに対応するアドレスｎ＋１のメモリには前述のｃ
00に−０．３０１０３が加算された数値を格納する。
【００１６】同様に２ケタケタ上げが行なわれた場合は
ｎ−２のアドレスのメモリには−０．６０２０６がｃ00
に加算され、逆に２ケタケタ下げが行なわれた場合はｎ
＋２のアドレスのメモリに０．６０２０６がｃ00に加算
されて格納される。以下ケタの移動と対応した補正値が
加算されて格納される。
ｎ−２のアドレスのメモリには−０．６０２０６がｃ00
に加算され、逆に２ケタケタ下げが行なわれた場合はｎ
＋２のアドレスのメモリに０．６０２０６がｃ00に加算
されて格納される。以下ケタの移動と対応した補正値が
加算されて格納される。
【００１７】アドレス指定回路２４はケタ移動回路２３
でケタ移動されたケタ数に対応する０次係数が格納され
ている０次係数メモリ２２のアドレスを指定する信号を
送出する。つぎに実施例の動作を説明する。なお、以下
で述べる動作は全て図示しないシーケンスコントローラ
によって行なわれる。
でケタ移動されたケタ数に対応する０次係数が格納され
ている０次係数メモリ２２のアドレスを指定する信号を
送出する。つぎに実施例の動作を説明する。なお、以下
で述べる動作は全て図示しないシーケンスコントローラ
によって行なわれる。
【００１８】まず、０次係数メモリ２２および高次係数
メモリ２１の係数データは対数変換処理の動作開始前に
格納される。演算動作が開始されると、先ず、第１ステ
ップにおいては、信号データメモリ２４から信号データ
ｘが読み出されてバッファメモリ１２，１６及び１７に
供給される。一方、バッファメモリ１１には高次係数メ
モリ２１から係数データｃ1 が読み出されて供給され
る。よって、乗算器１３は信号データｘと係数データｃ
1 との値を乗算する。乗算器１３による乗算結果の値ｃ
1 ｘは第１ステップより１ステップ後の第２ステップに
おいてＡＬＵ１４を介してアキュームレータ１５に供給
されて保持される。また、乗算器１８は信号データｘを
掛け合って二乗計算を行なう。乗算器１８による乗算結
果の値ｘ2 は第２ステップにおいてバッファメモリ１２
及び１７に供給される。
メモリ２１の係数データは対数変換処理の動作開始前に
格納される。演算動作が開始されると、先ず、第１ステ
ップにおいては、信号データメモリ２４から信号データ
ｘが読み出されてバッファメモリ１２，１６及び１７に
供給される。一方、バッファメモリ１１には高次係数メ
モリ２１から係数データｃ1 が読み出されて供給され
る。よって、乗算器１３は信号データｘと係数データｃ
1 との値を乗算する。乗算器１３による乗算結果の値ｃ
1 ｘは第１ステップより１ステップ後の第２ステップに
おいてＡＬＵ１４を介してアキュームレータ１５に供給
されて保持される。また、乗算器１８は信号データｘを
掛け合って二乗計算を行なう。乗算器１８による乗算結
果の値ｘ2 は第２ステップにおいてバッファメモリ１２
及び１７に供給される。
【００１９】この第２ステップにおいてバッファメモリ
１１には高次係数メモリ２１から係数データｃ2 が読み
出されて供給される。よって、乗算器１３はｘ2 と係数
データ値ｃ2 とを乗算する。乗算器１３による乗算結果
の値ｃ2 ｘ2 はＡＬＵ１４の他方の第１の入力に供給さ
れる。この供給に同期してアキュームレータ１５に保持
されているデータ値ｃ1 ｘがＡＬＵ１４の一方の入力に
供給される。よって、第３ステップにおいてＡＬＵ１４
はｃ1 ｘ＋ｃ2 ｘ2 の累算を行ない、この累算結果の値
はアキュームレータ１５に保持される。また、乗算器１
８はバッファメモリ１６に保持された信号データｘとバ
ッファメモリ１７に保持された信号データｘ2 とを掛け
合う。乗算器１８による乗算結果の値ｘ3 は第３ステッ
プにおいてバッファメモリ１２及び１７に供給される。
１１には高次係数メモリ２１から係数データｃ2 が読み
出されて供給される。よって、乗算器１３はｘ2 と係数
データ値ｃ2 とを乗算する。乗算器１３による乗算結果
の値ｃ2 ｘ2 はＡＬＵ１４の他方の第１の入力に供給さ
れる。この供給に同期してアキュームレータ１５に保持
されているデータ値ｃ1 ｘがＡＬＵ１４の一方の入力に
供給される。よって、第３ステップにおいてＡＬＵ１４
はｃ1 ｘ＋ｃ2 ｘ2 の累算を行ない、この累算結果の値
はアキュームレータ１５に保持される。また、乗算器１
８はバッファメモリ１６に保持された信号データｘとバ
ッファメモリ１７に保持された信号データｘ2 とを掛け
合う。乗算器１８による乗算結果の値ｘ3 は第３ステッ
プにおいてバッファメモリ１２及び１７に供給される。
【００２０】第３ステップにおいてバッファメモリ１１
には高次係数メモリ２１から係数データｃ3 が読み出さ
れて供給される。よって、乗算器１３はｘ3 と係数デー
タ値ｃ3 とを乗算する。乗算器１３による乗算結果の値
ｃ3 ｘ3 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュームレータ１５に保持さ
れている累算データ値ｃ1 ｘ＋ｃ2 ｘ2 がＡＬＵ１４の
一方の入力に供給される。よって、第４ステップにおい
てＡＬＵ１４はｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ3 ｘ3 の累算を行
ない、この累算結果の値はアキュームレータ１５に保持
される。また、乗算器１８はバッファメモリ１６に保持
された信号データｘとバッファメモリ１７に保持された
信号データｘ3 とを掛け合う。乗算器１８による乗算結
果の値ｘ4 は第４ステップにおいてバッファメモリ１２
及び１７に供給される。
には高次係数メモリ２１から係数データｃ3 が読み出さ
れて供給される。よって、乗算器１３はｘ3 と係数デー
タ値ｃ3 とを乗算する。乗算器１３による乗算結果の値
ｃ3 ｘ3 はＡＬＵ１４の他方の第１の入力に供給され
る。この供給に同期してアキュームレータ１５に保持さ
れている累算データ値ｃ1 ｘ＋ｃ2 ｘ2 がＡＬＵ１４の
一方の入力に供給される。よって、第４ステップにおい
てＡＬＵ１４はｃ1 ｘ＋ｃ2 ｘ2 ＋ｃ3 ｘ3 の累算を行
ない、この累算結果の値はアキュームレータ１５に保持
される。また、乗算器１８はバッファメモリ１６に保持
された信号データｘとバッファメモリ１７に保持された
信号データｘ3 とを掛け合う。乗算器１８による乗算結
果の値ｘ4 は第４ステップにおいてバッファメモリ１２
及び１７に供給される。
【００２１】このような動作をｎ回繰り返すことにより
１次よりｎ次までの総和が算出されるのである。この総
和がアキュームレータ１５に保持された後のステップに
おいて０次係数メモリ２２から係数データｃ0 が読み出
されてＡＬＵの他方の第２の入力に供給される。この供
給に同期してアキュームレータ１５に保持されている１
次よりｎ次までの累算データ値がＡＬＵ１４の一方の入
力に供給される。よって、ＡＬＵ１４は０次と１次より
ｎ次までの累算データ値の累算を行ない、この累積結果
の値、すなわち対数変換された値はアキュームレータ１
５に保持される。
１次よりｎ次までの総和が算出されるのである。この総
和がアキュームレータ１５に保持された後のステップに
おいて０次係数メモリ２２から係数データｃ0 が読み出
されてＡＬＵの他方の第２の入力に供給される。この供
給に同期してアキュームレータ１５に保持されている１
次よりｎ次までの累算データ値がＡＬＵ１４の一方の入
力に供給される。よって、ＡＬＵ１４は０次と１次より
ｎ次までの累算データ値の累算を行ない、この累積結果
の値、すなわち対数変換された値はアキュームレータ１
５に保持される。
【００２２】なお実施例では常用対数変換の場合につい
て説明したが、常用対数以外の対数函数ＬＯＧa ｘはＬ
ＯＧｘ／ＬＯＧａに変換されることから、各係数値をＬ
ＯＧａで除算した結合を格納させることにより演算処理
を行なわせることができる。
て説明したが、常用対数以外の対数函数ＬＯＧa ｘはＬ
ＯＧｘ／ＬＯＧａに変換されることから、各係数値をＬ
ＯＧａで除算した結合を格納させることにより演算処理
を行なわせることができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば次
の効果が得られる。入力データ値が特定数値の範囲内に
なるようケタ移動させ、０次以外の高次の係数は高次係
数メモリより読出して乗算し、０次の係数はケタ移動に
対応して補正した補正値が格納されている０次係数メモ
リより読出して総和を求めるようにしたので、ケタ移動
による補正を行う処理が無くなくなり、演算処理ステッ
プが少なくなり、演算処理時間を短縮させることができ
る。
の効果が得られる。入力データ値が特定数値の範囲内に
なるようケタ移動させ、０次以外の高次の係数は高次係
数メモリより読出して乗算し、０次の係数はケタ移動に
対応して補正した補正値が格納されている０次係数メモ
リより読出して総和を求めるようにしたので、ケタ移動
による補正を行う処理が無くなくなり、演算処理ステッ
プが少なくなり、演算処理時間を短縮させることができ
る。
【図１】本発明の実施例の構成図である。
【図２】同実施例の０次係数メモリの具体例である。
１０ バス １１，１２，１６，１７ バッファメモリ １３，１８ 乗算器 １４，１９ 算術論理ユニット（ＡＬＵ） １５，２０ アキュームレータ ２１ 高次係数メモリ ２２ ０次係数メモリ ２３ ケタ移動回路 ２４ 信号データメモリ ２５ アドレス指定回路
Claims (1)
- 【請求項１】 べき級数に展開した近似式によって入力
信号のデータ値に対する対数値を算出するディジタル信
号プロセッサにおいて、 （ａ）入力データ値が特定数値の範囲内になるようケタ
移動させるケタ移動回路と、 （ｂ）前記特定数値の範囲内のデータ値に対する前記近
似式の０次以外の高次係数の係数値を格納する高次係数
メモリと、 （ｃ）前記ケタ移動回路でケタ移動されたケタ移動数に
対応して、前記近似式の０次係数の係数値を補正して格
納する０次係数メモリと、 （ｄ）前記ケタ移動回路でケタ移動されたケタ移動数に
対応した前記０次係数メモリの読出しアドレスを指定す
るアドレス指定回路と、 を備えたことを特徴とするディジタル信号プロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33186191A JP2960594B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル信号プロセッサ |
| US07/990,168 US5331582A (en) | 1991-12-16 | 1992-12-14 | Digital signal processor using a coefficient value corrected according to the shift of input data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33186191A JP2960594B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165607A true JPH05165607A (ja) | 1993-07-02 |
| JP2960594B2 JP2960594B2 (ja) | 1999-10-06 |
Family
ID=18248471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33186191A Expired - Fee Related JP2960594B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル信号プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960594B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100918815B1 (ko) * | 2007-06-01 | 2009-09-25 | 한국과학기술원 | 마이크로프로세서의 연산장치 |
-
1991
- 1991-12-16 JP JP33186191A patent/JP2960594B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100918815B1 (ko) * | 2007-06-01 | 2009-09-25 | 한국과학기술원 | 마이크로프로세서의 연산장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2960594B2 (ja) | 1999-10-06 |
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