JPH059031U - 高精度フイルタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＰＦ用ＩＩＲフィルタ等として好適な高精
度フィルタ装置のハード規模及び演算処理時間の増大を
抑え、かつフィルタ係数の精度を向上させることであ
る。 【構成】 メモリ２３からデータＸ（ｎ），Ｘ（ｎ−
１），Ｘ（ｎ−２）が読み出され、また減衰器１５，１
６，１７にフィードフォワード部のｆ倍されたフィルタ
係数Ａ０，Ａ１，Ａ２を設定して上記データとの掛算を
行ない、アキュムレータ１１に格納する。次にメモリ２
３から１／ｆを読み出して減衰器２２に設定することに
よりアキュムレータ１１の内容を１／ｆにしてアキュム
レータ１２に格納する。メモリ２３からデータＹ（ｎ−
１），Ｙ（ｎ−２）を読み出し、また減衰器２０，２１
に、フィードバック部のフィルタ係数Ｂ１，ｂ２を設定
して、上記データとの掛算を行ない、アキュムレータ１
２に格納し、該アキュムレータより演算処理結果Ｙ
（ｎ）を出力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はカーオーディオ、ホームオーディオ等において、例えば、ＤＳＰ処理 回路等に用いられる高精度フィルタ装置に係り、特にＬＰＦ（ローパスフィルタ ）を２次のＩＩＲ（インフィニット・インパルス・レスポンス）フィルタで構成 する際のフィルタ係数の精度を向上させるための構成に関する。

【０００２】

【従来の技術】

一般に、２次のＩＩＲフィルタは図３に示すような構成をとっている。 同図において、１は加算器、２−１〜２−５は減衰器（あるいは乗算器）、３ −１〜３−４は遅延回路で、ａ０，ａ１，ａ２，ｂ１，ｂ２は夫々上記減衰器２ −１〜２−５で設定されるフィルタ係数である。

【０００３】 上記ＩＩＲフィルタで、Ｘ（ｎ）は入力データ信号、Ｙ（ｎ）は加算器１から 出力される合成信号で、これが出力データ信号となる。入力データ信号Ｘ（ｎ） 及び出力データ信号Ｙ（ｎ）は遅延回路３−１，３−３で遅延され、遅延データ 信号Ｘ（ｎ−１），Ｙ（ｎ−１）となり、更にＸｎ−１，Ｙｎ−１は遅延回路３ −２，３−４で遅延され、遅延データ信号Ｘ（ｎ−２），Ｙ（ｎ−２）となる。 なお、Ｘ（ｎ）等で（ｎ）はＸの添字をあらわす。

【０００４】 上記各データ信号Ｘ（ｎ），Ｘ（ｎ−１），Ｘ（ｎ−２），Ｙ（ｎ−１），Ｙ （ｎ−２）は夫々減衰器２−１〜２−５で設定された各フィルタ係数が乗算され て加算器１にて合成される。

【０００５】 以上の演算処理を数式で表示すると、（１）式のようになる。 Ｙｎ＝ａ０＊Ｘｎ＋ａ１＊Ｘｎ−１＋ａ２＊Ｘｎ−２＋ｂ１＊Ｙｎ−１ ＋ｂ２＊Ｙｎ−２ …（１）

【０００６】

【考案が解決しようとする課題】

ところが上述した従来のＩＩＲフィルタには下記のような欠点があった。

【０００７】 （ｉ）まず、ａ０〜ｂ２の各フィルタ係数は希望の特性（伝達関数）から計算 で求められるが、この各フィルタ係数を保持しておくレジスタの桁数が有限であ るため、実際の処理に使用するフィルタ係数と理論値との間に誤差が生じる。

【０００８】 例えば、フィルタ係数ａ０の理論値が０．４１７５３１２９４であるとして、 上記レジスタの桁数が８とすれば、図４（ａ）に示すように、上記ａ０の理論値 の最小２桁は切り捨てられ、誤差０．００００００００９４がでる。同図から明 らかなようにフィルタ係数の理論値が更に小さくなると、誤差の割合が大きくな り、精度が悪くなる。

【０００９】 （ii）またフィルタ係数の一部が＋１〜＋２の範囲の値をとるため、固定小数 点（−１〜＋１の範囲でしかも決められたビット長で表現できる値、例えば、ビ ット長が１６ならば−１から１／２¹⁵のステップで＋１までの値）しか扱えない ハードで構成されている場合、あらかじめ各フィルタ係数を１／２にしておき、 その後でシフト処理（１ビット左シフト）することで対処していた。しかしこの シフト処理により更にフィルタ係数の精度を悪化させていた。 例えば、０．８４３７５を固定小数点で表示すると、下記のような形（２進数 表示）で表現される。

【００１０】 ０．８４３７５＝０．５＋０．２５＋０．０６２５＋０．０３１２５ ＝１／２¹×１＋１／２²×１＋１／２⁴×１＋１／２⁵×１ ＝０１１０１１（但し最高位の“０”は符号を示すサインビッ トでプラスを意味する）

【００１１】 従って、フィルタ係数が１を越える値をとる場合は、あらかじめ下記のように その数を１／２（２進数表示では右へ１ビットシフト）にして１以下の数値にし て処理する。

【００１２】 右１ビットシフト ０１１０１１ → ００１１０１１＝0.25＋0.125＋0.03125＋0.015625 ＝０．４１６８７５ ０．８４３７５×１／２＝０．４１６８７５ 処理後、１／２にされた数値を２倍（２進数表示では左へ１ビットシフト）にす る。

【００１３】 ところで、フィルタ係数の数値をこのように１／２にすることは、２進数表示 では右へ１ビットシフトすることであるから、図４（ｂ）に示すように上記数値 を保持するレジスタの長さ（桁数）が決まっていることから、最下位ビットは切 り捨てられることになり、フィルタ係数精度の劣化を招く。

【００１４】 （iii）更に、前記ＩＩＲフィルタをＬＰＦとして用いる場合、その各フィル タ係数のうち、フィードフォワード部のフィルタ係数（ａ０，ａ１，ａ２）が、 他のフィルタと比較して極端に小さくなるため、同一のハード（レジスタ）で処 理しようとすると、誤差が大きくなり、精度が悪くなってしまう。そのため従来 ではかかる場合にはフィルタ係数を保持しておくレジスタの長さを大きくしなけ ればならなかった。

【００１５】 また、この場合、レジスタ長を変えずに処理する方法としてフィルタ係数の数 値を上位と下位に分割してレジスタに保持しておいて、別々に処理（データとの 乗算）して後で加算する方法もある。

【００１６】 例えば、フィルタ係数ａ０＝０．４１７５３１２９４０７、入力データＸｎ＝ ０．５として、ａ０＊Ｘｎの処理を行なう場合、図４（ｃ）に示すように、メモ リＭ（又はレジスタ）に、夫々、０．４１７５３１，０．２９４０７を保持して おいて乗算及び加算を行なう。 しかしこの方法によると、精度は向上するが、演算処理を２回に分けたり、上 位及び下位に分割したフィルタ係数を保持しておくレジスタあるいはメモリが必 要となるので、処理時間及びハードの規模がほぼ通常の倍必要となってしまう問 題があった。

【００１７】 本考案の目的は、ハード規模及び処理時間の増大を抑え、しかもフィルタ係数 の精度を向上させることができるＬＰＦ用ＩＩＲフィルタ等として好適な高精度 フィルタ装置を提供することにある。

【００１８】

【課題を解決するための手段】

上記目的を達成するため、本考案は、入力データ信号を入力し該入力データ信 号と、この入力データ信号を異なる複数の遅延時間で遅延した複数の第１遅延デ ータ信号と、を出力する第１遅延手段と、 前記各第１遅延データ信号を所定の異なる係数で減衰処理し、上記各信号に対 応した複数の第１減衰信号を出力する第１減衰手段と、上記各第１減衰信号を合 成し得られた合成信号を出力する合成手段と、 上記合成信号を複数の異なる遅延時間で遅延した複数の第２遅延データ信号を 出力する第２遅延手段と、 前記各第２遅延データ信号を前記第１減衰手段とは異なる係数で減衰処理し、 該各第２遅延データ信号に対応した複数の第２減衰信号を第１減衰信号と、前記 合成手段により合成させる第２減衰手段とを備えた高精度フィルタ装置において 、 前記複数の第１減衰信号に所定数値を乗算し、得られた乗算データ信号を前 記合成手段に出力する乗算手段と、 前記合成信号を前記所定数値で除算する除算手段と、 前記合成手段により、前記第２遅延手段からの第２遅延データ信号と、前記第 ２減衰手段からの第２減衰信号と、を合成することにより、前記第１及び第２減 衰手段での係数減衰処理の精度を向上させたことを特徴とする。

【００１９】

【作用】 本考案のフィルタ装置において、入力データ信号は異なる複数の遅延時間で遅 延されて、複数の第１遅延データ信号となり、各第１遅延データ信号は異なる係 数で減衰され、複数の第１減衰信号となって、これら各第１減衰信号は合成され て、その合成信号が出力される。この合成信号は異なる複数の遅延時間で遅延さ れて複数の第２遅延データ信号となり、各第２遅延データ信号は異なる係数で減 衰され第２減衰信号となって第１減衰信号と合成される。而して前記第１減衰信 号は所定数値乗算して合成手段に出力し、前記合成信号を上記所定数値での逆数 を乗算する。

【００２０】

【実施例】

以下図面に示す本考案の実施例を説明する。 図１は本考案の高精度フィルタ装置の一実施例であるＬＰＦ用２次ＩＩＲフィ ルタの構成を示す。同図において、１１及び１２は加算器（アキュムレータ）で 、合成手段を構成している。１３及び１４は遅延回路で、第１遅延手段を構成す る。１５〜１７は減衰器で、第１減衰手段を構成する。１８及び１９は遅延回路 で、第２遅延手段を構成する。２０及び２１は減衰器で、第２減衰手段を構成す る。

【００２１】 ２２は減衰器で、除算手段として機能する。２３はメモリで、後述するように フィードフォワード部のフィルタ係数を予めｆ倍して記憶しておくことにより前 記乗算手段の機能を有する。２４は制御部（ＣＰＵ）で、フィルタ係数（Ａ０〜 ｂ２）や、データ（Ｘ（ｎ）〜Ｙ（ｎ−２））のメモリ２３からの読み出し、書 き込みなどの制御を行なう。

【００２２】 ＬＰＦをＩＩＲフィルタで構成するように設計した場合、そのフィルタ係数の 特徴として、前述したように（ｉ）フィードフォワード部のフィルタ係数の値（ ａ０，ａ１，ａ２）が極端に小さいこと及び（ii）フィードバック部のフィルタ 係数の１つ（ｂ１）が＋１〜＋２の範囲の値をとること、をあげることができる 。

【００２３】 本考案では、上述した事項を考慮して、前記式（１）を次に示すように変形し ていき、式（２）に示すような形として、この式（２）を本考案のフィルタ係数 による演算処理の基本とする。 Ｙｎ＝ａ０＊Ｘｎ＋ａ１＊Ｘｎ−１＋ａ２＊Ｘｎ−２＋ｂ１＊Ｙｎ−１ ＋ｂ２＊Ｙｎ−２ …（１） Ｙｎ＝（ａ０＊Ｘｎ＋ａ１＊Ｘｎ−１＋ａ２＊Ｘｎ−２）＊ｆ＊（１／ｆ）＋ （ｂ１−１）＊Ｙｎ−１＋Ｙｎ−１＋ｂ２＊Ｙｎ−２ Ｙｎ＝｛(ａ０＊ｆ)＊Ｘｎ＋(Ａ１＊ｆ)＊Ｘｎ−１＋(ａ２＊ｆ)＊Ｘｎ−２｝ ＊（１／ｆ）＋（ｂ１−１）＊Ｙｎ＋Ｙｎ−１＋ｂ２＊Ｙｎ−２ Ｙｎ＝（Ａ０＊Ｘｎ＋Ａ１＊Ｘｎ−１＋Ａ２＊Ｘｎ−２）＊（１／ｆ） ＋Ｂ１＊Ｙｎ−１＋Ｙｎ−１＋ｂ２＊Ｙｎ−２ …（２） ただし Ａ０＝ａ０＊ｆ，Ａ１＝ａ１＊ｆ，Ａ２＝ａ２＊ｆ，Ｂ１＝ｂ１−１

【００２４】 即ち、本考案においては、極端に小さな値をとるフィードフォワード部のフィ ルタ係数をｆ倍（ｆ＞１）した係数値を使用してフィードフォワード部の演算処 理を行なった後、その出力を１／ｆする。このようにｆ倍することで、前述した ようにレジスタ長の制約のため切り捨てられていた係数値の下位の桁が使用され るため精度が向上する。 また＋１を越えるフィルタ係数を扱う演算（ｂ１＊Ｙ（ｎ−１））を分割して 行なうため、従来のようにあらかじめフィルタ係数を１／２にしておく必要がな く従来と比べて精度が向上する。

【０００２５】 次に前記実施例の動作を図２のフローチャートを引用して説明する。 まず、図２のステップＳＴ１において、あらかじめｆ倍したフィードフォワー ド部のフィルタ係数Ａ０（ａ０×ｆ），Ａ１（ａ１×ｆ），Ａ２（ａ２×ｆ）を メモリ２３に格納する。ステップＳＴ２で、データの入力の有無を判定し、ＮＯ であれば、再度この判定を行なうが、ＹＥＳであると、ステップＳＴ３で、メモ リ２３よりＡ０、データＸ（ｎ）を読み出して、減衰器１５にＡ０を設定してＡ ０＊Ｘ（ｎ）をアキュムレータ１１に格納する。ステップＳＴ４，ＳＴ５ではメ モリ２３からＡ１，Ａ２，Ｘ（ｎ−１），Ｘ（ｎ−２）を読み出してＡ１，Ａ２ を減衰器１６，１７に設定することにより掛算して、その結果をアキュムレータ １１に格納する。

【００２６】 次に、ステップＳＴ６において、メモリ２３より１／ｆを読み出し減衰器２２ に設定することによりアキュムレータ１１の内容に（１／ｆ）を掛算し、その結 果をアキュムレータ１２に格納する。ステップＳＴ７では、メモリ２３からＢ１ ，Ｙ（ｎ−１）を読み出して、Ｂ１を減衰器２０に設定してＹ（ｎ−１）と掛算 しその結果をアキュムレータ１２の内容に加算して、加算出力をアュムレータ１ ２に格納する。ステップＳＴ８では、メモリ２３からＹ（ｎ−１）を読み出して アキュムレータ１２の内容と加算してアキュムレータ１２へ格納する。そしてス テップＳＴ９において、メモリ２３からｂ２、Ｙ（ｎ−２）を読み出してｂ２を 減衰器２１に設定することにより掛算し、その結果をアキュムレータ１２の内容 と加算してその加算出力をアキュムレータ１２に格納する。次いでステップ１０ でアキュムレータ１２の処理結果Ｙ（ｎ）を出力し、ステップ１１でメモリ２３ のデータの更新（古いデータの上へ重ね書き）する。

【００２７】 なお、前記フィルタ係数に１／ｆを掛算するための減衰器２２は１／ｆを２の べき乗で表示すれば、シフトレジスタとしてもよい。またこれらの処理を全て、 ＤＳＰ（デイジタルシグナルプロセッサ）等で行なうようにすることもできる。

【００２８】

【考案の効果】

以上説明したように本考案の高精度フィルタ装置によれば、ハード規模や処理 時間を大きく変更することなく、従来の構成方法によるＩＩＲフィルタのＬＰＦ よりも高精度なＬＰＦを実現することができる。

【図面の簡単な説明】

【図１】本考案のフィルタ装置の一実施例を示すブロッ
ク図である。

【図２】上記実施例の動作説明用のフローチャートであ
る。

【図３】従来のＩＩＲフィルタの構成を示すブロック図
である。

【図４】図３のＩＩＲフィルタによる演算方法の説明図
である。

【符号の説明】

１１，１２ 加算器（アキュムレータ） １３，１４，１８，１９ 遅延回路 １５，１６，１７，２０，２１，２２ 減衰器 ２３ メモリ ２４ 制御部（ＣＰＵ）

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 入力データ信号を入力し該入力データ信
   号と、この入力データ信号を異なる複数の遅延時間で遅
   延した複数の第１遅延データ信号と、を出力する第１遅
   延手段と、 前記各第１遅延データ信号を所定の異なる係数で減衰処
   理し、上記各信号に対応した複数の第１減衰信号を出力
   する第１減衰手段と、 上記各第１減衰信号を合成し得られた合成信号を出力す
   る合成手段と、 上記合成信号を複数の異なる遅延時間で遅延した複数の
   第２遅延データ信号を出力する第２遅延手段と、 前記各第２遅延データ信号を前記第１減衰手段とは異な
   る係数で減衰処理し、該各第２遅延データ信号に対応し
   た複数の第２減衰信号を第１減衰信号と、前記合成手段
   により合成させる第２減衰手段とを備えた高精度フィル
   タ装置において、前記複数の第１減衰信号に所定数値を
   乗算し、得られた乗算データ信号を前記合成手段に出力
   する乗算手段と、 前記合成信号を前記所定数値で除算する除算手段と、 前記合成手段により、前記第２遅延手段からの第２遅延
   データ信号と、前記第２減衰手段からの第２減衰信号
   と、を合成することにより、前記第１及び第２減衰手段
   での係数減衰処理の精度を向上させたことを特徴とする
   高精度フィルタ装置。
2. 【請求項２】前記係数及びデータ信号を記憶する記憶手
   段と、 上記係数及びデータ信号を所定のタイミングで前記記憶
   手段から前記各手段への読み出し、書き込みを制御する
   制御手段と、 を備えたことを特徴とする請求項１に記載の高精度フィ
   ルタ装置。